ZedBoard 實例證明采用無縫環境可以快速構建并優化設計。

在賽靈思 SDSoC 開發環境發布前，標準 SoC 設計方法涉及一系列不同的工程設計技巧。通常來說，如果系統架構師根據要求生成系統架構和子系統，那么解決的方案會分為硬件功能的實現（邏輯側）和軟件功能的實現（處理器側）。這樣，FPGA 和軟件工程師要分別開發各自的功能，再根據集成測試計劃進行組成和測試。這種方法持續運用了多年，但賽靈思 Zynq?-7000 All Programmable SoC 以及即將推出的賽靈思 Zynq UltraScale+TM MP-SoC 等功能更強的 SoC 的問世要求采用新的設計方法。

SDSoC 方法能幫助更廣泛的工程師用戶群開發極高性能系統。在 SDSoC 開發環境中進行開發的工程師新手會發現，可以輕松快速地啟動并運行系統，而且系統優化也同樣便捷。

我們舉一個簡單而具代表性的例子來說明如何完成上述任務并獲得相應的收益。我們針對的是運行 Linux 的 ZedBoard，并采用內置示例之一：矩陣乘法器和加法模板。

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設計方法簡史

可編程邏輯器件自 1980 年推出以來一直迅速發展。起初，工程師通過原理圖輸入法對器件進行編程（雖然 22v10 等較早期的可編程邏輯器件 (PLD) 是通過邏輯方程編程的）。這需要電子工程師執行大部分 PLD 開發工作，因為邏輯設計和優化通常屬于電子工程學范疇。隨著器件尺寸和功能的不斷提升，這種原理圖輸入法自然開始面臨局限性問題，因為設計和驗證時間會隨著設計復雜性的增加而顯著延長。工程師需要具備在更高抽象層上工作的能力。

VHDL 和 Verilog 應運而生。二者開始都是用來描述和模擬邏輯設計（特別是 ASIC）的語言。VHDL 甚至有自己的軍用標準。既然我們要在硬件描述語言 (HDL) 中描述邏輯行為，那么自然應該綜合所需的邏輯電路。綜合工具的開發使得工程師能描述通常在寄存器傳輸層的邏輯行為。HDL 也能大幅改進驗證方法，有助于開發行為測試平臺，支持結構化驗證。HDL 也首次支持模塊化和廠商獨立性。

HDL 內在并行性、寄存器傳輸層設計法和實現流程則需要了解優化和時序收斂，這就意味著 PLD 開發任務大部分落到了電子工程師的身上。

HDL 一直是 PLD 開發領域的事實標準，但多年發展中也考慮到整體產業的發展需求。單就 VHDL而言，相繼于 1987 年（IEEE 采用的第一年）、1993年、2000 年、2002 年、2007 年、2008 年進行了修訂。不過，跟原理圖輸入法一樣，HDL 也逐漸開始面臨一系列局限性問題，包括開發和驗證時間太長、器件功能要求提高等。

隨著 PLD 的角色從膠合邏輯向加速外設甚至最終向系統核心發展，業界需要新的設計方法來滿足有關發展需求。近年來，高層次綜合 (HLS) 越來越受歡迎。根據高層次綜合法，設計通過 C/C++（用賽靈思的 Vivado? HLS）或其他工具（如 MathWorks 公司的 MATLAB? 或國家儀器公司的 LabVIEW）輸入。由于新的設計方法能夠充分發揮器件的功能，這種方法開始將設計和實現從電子工程領域轉向軟件領域，從而顯著擴大了潛在的 PLD 設計人員群體，并鞏固了 PLD 作為系統核心的地位。

因此，SoC 設計自然能用 HLS 來生成緊密集成的開發環境，工程師則能在環境中無縫加速設計邏輯側功能。在此情況下，SDSoC 環境應運而生。

熟悉的環境
SDSoC 開發環境基于 Eclipse，大多數軟件開發人員對這種環境應該是比較熟悉的（圖1）。該環境通過采用能處理 C 或C++ 程序的全新 SDSoC 編譯器無縫支持器件可編程邏輯 (PL)側功能加速。

SDSoC 環境中使用最高抽象層進行開發，具體如下：
1. 在 C 或 C++ 中開發應用。
2. 對應用進行特性分析，明確性能瓶頸問題。
3. 使用特性分析信息，明確器件 PL 側哪些功能需要加速。
4. 隨后構建系統并生成 SD 卡映像。
5. 硬件到位后，進一步分析性能并根據要求優化加速功能。

我們能在 SDSoC 環境中開發出可在裸機、FreeRTOS 或 Linux 操作系統上運行的各種不同應用。該環境內置支持 ZedBoard、MicroZed 和Digilent ZYBO 等大部分 Zynq SoC 開發板。這樣，我們不僅能加速開發應用，還能通過該功能定義自己的底層硬件平臺，在自己的定制硬件平臺能用于集成時使用。