ASIC設(shè)計(jì)在尺寸和復(fù)雜性上不斷增加，現(xiàn)代FPGA的容量和性能的新進(jìn)展意味著這些設(shè)計(jì)中的2/3能夠使用單個(gè)FPGA進(jìn)行建模。然而，這些設(shè)計(jì)中仍然保留有1/3(那就是說，所有ASIC設(shè)計(jì)中的1/9)要求一個(gè)基于多個(gè)FPGA的原型開發(fā)板。

在不太遙遠(yuǎn)的過去，對(duì)ASIC設(shè)計(jì)團(tuán)隊(duì)而言，在這類情況下主要的解決方案就是在內(nèi)部建立他們自己的定制多個(gè)FPGA的原型開發(fā)板。然而，今天，使用現(xiàn)成的多個(gè)FPGA原型開發(fā)板——例如，由Synplicity公司的原型開發(fā)伙伴生產(chǎn)的開發(fā)板——與合適的設(shè)計(jì)工具相結(jié)合能夠節(jié)省數(shù)周時(shí)間，否則的話將花費(fèi)幾個(gè)月的驗(yàn)證時(shí)間以及在NRE費(fèi)用上花費(fèi)數(shù)萬美元。

本文首先討論了ASIC驗(yàn)證能夠采用的主要技術(shù)。接著，文章考慮了與使用一個(gè)現(xiàn)成的產(chǎn)品相比，建立一個(gè)定制的多個(gè)FPGA的原型開發(fā)板的優(yōu)勢和缺陷。最后，論文介紹了目前最先進(jìn)的用于驗(yàn)證大型設(shè)計(jì)的分割和綜合設(shè)計(jì)工具，其采用內(nèi)部開發(fā)或現(xiàn)成的多個(gè)FPGA的原型開發(fā)板。

可供選擇的驗(yàn)證技術(shù)

今天高端ASIC，例如那些在手機(jī)、通訊、圖形子系統(tǒng)以及信號(hào)處理應(yīng)用中使用的，經(jīng)常包含多個(gè)CPU和DSP內(nèi)核，其結(jié)合了硬件加速器、外圍設(shè)備、接口和存儲(chǔ)器管理內(nèi)核。(由于這些討論的目的，術(shù)語ASIC被假設(shè)包括了ASSP和SoC器件。)所以，為了滿足芯片的市場需求，盡可能早的在設(shè)計(jì)階段開發(fā)、端口、集成、調(diào)試和驗(yàn)證任何嵌入式軟件的內(nèi)容。

ASIC的RTL全功能驗(yàn)證——其本身與任何嵌入式軟件——是ASIC設(shè)計(jì)過程中最耗費(fèi)時(shí)間和最困難的部分之一。統(tǒng)計(jì)表明今天ASIC設(shè)計(jì)中的70%要求重制。除了費(fèi)用極其昂貴之外，重制能夠引起項(xiàng)目失去其市場空間，這將嚴(yán)重?fù)p害公司的聲譽(yù)和金融底線。

對(duì)ASIC設(shè)計(jì)者開放的三個(gè)主要驗(yàn)證選擇是仿真，模擬和FPGA原型開發(fā)。

*仿真：基于軟件的仿真被廣泛使用，但即使在一個(gè)真正的高端(并且，相對(duì)昂貴)的計(jì)算機(jī)平臺(tái)運(yùn)行時(shí)，其運(yùn)行比實(shí)際的ASIC硬件慢六到十個(gè)數(shù)量級(jí)，這使得其成為一項(xiàng)極大花費(fèi)時(shí)間并且效率極差的技術(shù)。為了提供整個(gè)系統(tǒng)的尺寸認(rèn)識(shí)，軟件仿真能夠典型地達(dá)到僅僅幾Hz相當(dāng)?shù)乃俣?那就是，設(shè)計(jì)的系統(tǒng)時(shí)鐘相對(duì)真實(shí)時(shí)間每秒鐘的幾個(gè)周期)。實(shí)際上，這意味著僅僅在一小部分設(shè)計(jì)中能夠?qū)崿F(xiàn)廣泛的軟件驗(yàn)證。

*模擬：基于硬件的模擬是另一個(gè)可供選擇的方法，但它仍然比實(shí)際的ASIC硬件至少慢三個(gè)數(shù)量級(jí)，因?yàn)榇罅康挠嘘P(guān)的復(fù)用技術(shù)將驗(yàn)證速度減慢到僅僅500 KHz到2 MHz。此外，這種方法在預(yù)算和資源方面(依賴于模擬器的大小，每個(gè)相等的門電路成本能夠從25美分到一美元)是極其昂貴的。設(shè)計(jì)者需要的是一種可供選擇的方法，這將允許他們以較低的風(fēng)險(xiǎn)和成本投放市場。

*基于FPGA的原型開發(fā)：在許多情況下，“快速”驗(yàn)證設(shè)計(jì)是必要的。例如，就視頻處理芯片來說，部分驗(yàn)證可能包含評(píng)估視頻輸出流的主觀品質(zhì)。相似地，在嵌入式軟件中驗(yàn)證硬件要求極高的速度。其答案就是使用運(yùn)行在10到80 MHz速度下的多個(gè)FPGA原型開發(fā)板，其相等于(或相當(dāng)于)真實(shí)時(shí)間的ASIC速度(“真實(shí)激勵(lì)輸入，真實(shí)響應(yīng)輸出”)。當(dāng)將設(shè)計(jì)定制開發(fā)板與使用現(xiàn)成的開發(fā)板進(jìn)行比較時(shí)，后者——當(dāng)與恰當(dāng)?shù)脑O(shè)計(jì)工具結(jié)合時(shí)——能夠削減數(shù)周時(shí)間，不然的話，將花費(fèi)數(shù)月的驗(yàn)證時(shí)間并且(在每個(gè)相等的門電路為一美分的典型值下)節(jié)省數(shù)萬美元的NRE費(fèi)用。

所關(guān)心的同樣是，除了提供一個(gè)軟件開發(fā)平臺(tái)和硬件的軟件驗(yàn)證之外，該公司設(shè)計(jì)ASIC簡單地要求盡可能快的完成設(shè)計(jì)的全部功能;例如，證明硬件可以進(jìn)行商業(yè)展示。

全定制與現(xiàn)成的原型開發(fā)板

大約在本文寫作前的三至五年，所有多個(gè)FPGA的原型開發(fā)板是“建立你自己的”全定制品種。相反，今天有著眾多現(xiàn)成的多個(gè)FPGA的原型開發(fā)板供應(yīng)商群體。

提供一些參考，傳統(tǒng)的硬件模擬目前的市場是每年一億美元。比較起來，在過去幾年中，沒有任何人真正注意到，現(xiàn)成的多個(gè)FPGA的原型開發(fā)板工業(yè)已經(jīng)增長到硬件模擬市場規(guī)模的四分之三。

工程師認(rèn)為任何通用的都是次最優(yōu)的。事實(shí)上，工程師經(jīng)常希望建立他們自己的定制原型開發(fā)板，因?yàn)樗麄冋J(rèn)為其性能將更好，他們相信與真實(shí)的世界接口將更容易，這些接口將更接近于他們想要的，他們認(rèn)為這將減少項(xiàng)目成本，并且這將減少產(chǎn)品推向市場的時(shí)間。讓我們依次列出這些觀點(diǎn)：

*更好的性能：在包含了兩個(gè)或三個(gè)以上FPGA的原型開發(fā)板情況下，定制實(shí)現(xiàn)方式將超過它的現(xiàn)成對(duì)應(yīng)物的性能是非常不可能的。這是因?yàn)樵O(shè)計(jì)這樣一塊電路板要求非常高水平的知識(shí)和經(jīng)驗(yàn)，這只能通過在幾年內(nèi)設(shè)計(jì)數(shù)代這樣的電路板得到提高。