40nm工藝要比以前包括65nm節(jié)點(diǎn)和最近的45nm節(jié)點(diǎn)在內(nèi)的工藝技術(shù)有明顯優(yōu)勢(shì)。最引人注目的優(yōu)勢(shì)之一是其更高的集成度，半導(dǎo)體生產(chǎn)商可以在更小的物理空間中實(shí)現(xiàn)更強(qiáng)的功能。和65nm工藝相比，45nm工藝密度提高了1倍，而40nm工藝密度達(dá)到了2.35倍。

　　半導(dǎo)體行業(yè)一直在不斷邁向更小的工藝節(jié)點(diǎn)，在設(shè)備、工藝技術(shù)、設(shè)計(jì)工具和電路技術(shù)上進(jìn)行大量投入，以解決出現(xiàn)的各種問題。整個(gè)行業(yè)普遍面臨的挑戰(zhàn)是小工藝尺寸上越來越大的泄漏功率問題，40nm工藝節(jié)點(diǎn)（以及以前的節(jié)點(diǎn)）采用了很多技術(shù)手段來管理泄漏功率，進(jìn)一步提高性能，或者保持性能不變。

　　1 全銅布線

　　銅替代鋁之后，減小了電氣損耗和功率損耗，從而提升了性能。以Altera為例，該公司在150nm工藝節(jié)點(diǎn)開始采用全銅金屬進(jìn)行片內(nèi)布線，在所有130nm、90nm、65nm和40nm產(chǎn)品中都采用了全銅布線。

　　2 低k絕緣

　　絕緣材料實(shí)現(xiàn)了金屬層之間的隔離，支持多布線層。采用低k絕緣后，降低了布線層之間的電容，顯著提高了性能，降低了功耗。

　　3 多閾值晶體管

　　晶體管電壓閾值影響晶體管的性能和泄漏功率。Altera對(duì)性能要求高的高速晶體管采用低閾值電壓，對(duì)性能要求不高的慢速低泄漏晶體管采用高閾值電壓。

　　4 可變門長度晶體管

　　晶體管的邏輯門長度影響其速率和亞閾值泄漏。當(dāng)晶體管的長度接近45nm工藝的最小門長度時(shí)，亞閾值漏電流會(huì)顯著增加。在性能要求不高的電路中，可使用長度較長的邏輯門以降低漏電流。對(duì)于性能非常關(guān)鍵的電路，Altera使用長度較短的邏輯門來提高性能。Altera在90nm、65nm和40nm Stratix系列器件中采用了可變門長度晶體管來降低功耗。

　　5 三重氧化

　　邏輯門氧化層的厚度會(huì)影響晶體管的性能和漏電流。Stratix IV FPGA在I/O電路和核心邏輯中使用了三個(gè)分立的氧化層（三重氧化）。這些核心氧化層中的兩個(gè)被用于在低性能晶體管中實(shí)現(xiàn)最小泄漏，在高性能晶體管中被用于實(shí)現(xiàn)最佳性能。

　　6 超薄門氧化

　　三重氧化技術(shù)還包括針對(duì)高性能晶體管的超薄門氧化技術(shù)。這些晶體管即使使用長度較長的邏輯門也可以達(dá)到最佳性能，適當(dāng)?shù)奶岣邧艠O導(dǎo)致的漏極泄漏以及柵極直接溝道泄漏，能夠大大降低亞閾值泄漏。

　　圖4 40nm應(yīng)變硅技術(shù)實(shí)現(xiàn)了性能更好的晶體管

　　7 應(yīng)變硅

　　應(yīng)變硅技術(shù)增大了晶體管溝道跨導(dǎo)，從而提高了晶體管的性能，如圖4所示。Stratix III和Stratix IV FPGA的所有晶體管中使用了應(yīng)變硅技術(shù)，以提高FPGA的性能。