直擴導航系統中數字科思塔斯環的FPGA設計與實現

　引言

　　擴頻接收機載波的同步包括捕獲和跟蹤兩個過程，載波捕獲即多普勒頻移的粗略估計通常包含在偽碼同步過程中，而精確的載波相位及多普勒頻移則通過FLL（鎖頻環）和PLL（鎖相環）跟蹤來實現。鎖頻環直接跟蹤載波頻率，而鎖相環則直接對載波相位進行跟蹤。鎖相環具有較高的跟蹤精度，但對通信鏈路干擾的容忍能力差，特別是受載體動態引入的多普勒頻移影響較大；而鎖頻環具有較好的動態性能，但跟蹤精度較低。載波跟蹤環的跟蹤精度決定了最后定位測量的精度。常規接收機中載波跟蹤是在數字延遲鎖定環對偽碼相關解擴的基礎上，通過科斯塔斯環（PLL的一種）重構載波相位解調BPSK數據實現的。當多普勒頻移高于±40kHz ，多普勒頻率一次變化率為4kHz/s ，二次變化率為200Hz/s2時，接收機的PLL將不能穩定工作。由于在系統設計中，多普勒頻移遠小于這一極限值，另外，鎖頻環鑒別器需要兩組相關積分采樣點用于計算頻率差值，并且這兩組采樣值應該在同一個數據位時間區間之內。系統中，由于積分時間與調制數據位寬度相同，每次得到的相關采樣值將位于不同的數據位區間內，不適合使用鎖頻環，故只采用科斯塔斯環完成載波頻率和相位的跟蹤。

　　環路原理

　　科思塔斯載波跟蹤環由載波鑒相器、載波環路濾波器和載波NCO組成。其結構原理圖如圖1所示。

　　環路實現

　　載波NCO的FPGA設計

　　載波NCO是載波跟蹤環的重要組成部分，它的主要功能是產生本地復制載波信號。載波NCO主要由相位累加器、地址寄存器和正弦查找表構成。結構原理如圖2所示。

　　載波NCO設置有頻率控制字輸入口，相位累加器對輸入的控制字進行累加，累加結果的高8位作為查詢表的地址，通過查詢預先存設的正余弦表，輸出兩路信號，其中一路與載波同相，另一路與載波正交。載波環路通過不斷調整載波NCO的頻率控制字來保持對接收信號載波頻率和相位的跟蹤。載波NCO要有足夠的頻率分辨率，保證能高精度跟蹤載波，這就要求載波NCO要有足夠的相位累加器字長。本設計中累加字長取為32位，累加時鐘為60MHz，要求輸出頻率為50MHz，可以得到頻率控制字為：

　　頻率分辨率為： 即通過輸入頻率控制字來改變輸出正/余弦信號的頻率時，可以達到0.014Hz的最小步進。另外，也可以根據實際需要的頻率改變輸入頻率控制字值。

　　首先在Matlab中仿真一個周期的正余弦波形，由于取8位輸出，所以一個周期應該取28個點，均勻取256個點作為一個周期數據。在FPGA中調用ROM單元，存儲這256個點值，作為查找表。根據圖1的結構原理在FPGA中設計頂層框圖如圖3所示。圖中，sin_rom和cos_rom為正余弦查找表。頻率控制字輸入在累加器中累加，取累加結果的高8位作為查詢地址，在工程中調用sin_rom和cos_rom模塊，得到正余弦輸出信號。在FPGA中對設計進行仿真，仿真輸入控制字為20000000。下載到FPGA中可得到SignalTap II測試結果。仿真和測試結果（圖略）驗證了設計的正確性。

　　低通濾波器

　　數字低通濾波器實際上是由累加器和寄存器所組成的一個積分清洗器，它的作用是去掉數字混頻器后的高次諧波。累加器對數字混頻后輸入信號與本地碼相乘的每一位結果進行累加，經過一個碼周期時間（本方案為15000次）的積分累積后，得到一個數據位的相關值。該積分清洗器的累加時鐘為中頻采樣時鐘，清洗脈沖是累加一個數據位的進位脈沖，并要求它的時鐘沿跟其采樣時鐘保持一致，其FPGA實現頂層原理結構如圖4所示。

　　在FPGA中對積分清洗模塊進行仿真，仿真中輸入信號data為1，在某一時刻，使累加清洗信號aclr有效。下載到FPGA中利用SignalTap II對積分清洗模塊進行測試，測試中輸入數據為1，當累加到14時，使清洗信號有效。測試結果（圖略）驗證了設計的正確性。

　　數字鑒相器的設計

　　科斯塔斯環常用的鑒相器是正弦和反正切鑒相器。對于本文設計的接收機，積分時間T_5vgeo944t=0.25ms，4kHz的信號在0.25ms內將變化1周，二象限反正切算法的鑒相范圍為[π/2，π/2]，因此必須保證輸入信號在0.25ms內變化不超過 ，即允許最大的頻差為2kHz，否則將得到錯誤的輸出。因此必須對鑒相器的輸出進行校正。實際設計時通過計算前后兩次鑒別器的輸出差值，根據差值大小進行校正，校正算法為：當 ，就對取反，否則 保持不變，其中 為上一次鑒別器誤差輸出， 為本次鑒別器誤差輸出。

　　環路數字濾波器參數的設計

　　環路選用的是理想二階環，帶寬的大小又決定了整個鎖相環的鎖定時間和跟蹤精度。為了減小噪聲引起的相位抖動，提純輸入信號，環路帶寬應盡量取窄一些，選取環路噪聲帶寬跟信息數據速率的比為，其中B_{L}為環路噪聲等效帶寬，R_為信息數據速率，一般選取 ，另一方面，也要兼顧捕獲時間，從而環路帶寬又要求取寬一些，因此應折衷考慮設計的環路帶寬。當環路處于頻率牽引狀態時，要求環路有較寬的捕捉頻帶，使之能迅速同步頻偏較大的載波；當環路處于相位跟蹤或鎖定狀態時，卻要求它具有盡量窄的捕捉頻帶，以保證恢復出的載波相位不產生大的抖動。設計時應根據具體要求來選擇環路參數。

　在本方案中，設計要求數據率為4kbps，在頻率跟蹤階段，取B_{L}=0.1R_=400H_{z}，取ξ=0.7，ω_{0}=B_{L}/0.53≈754.7(rad/s)，由于采用反正切的鑒別器算法，所以鑒別器的增益k_5vgeo944t可取為1，而NCO的控制靈敏度為k_{0}=2πTf_{s}/2^{N}，其中，NCO相位累加器的位數設計中N為32，f_{s}為NCO的采樣頻率，系統中f_{s}為系統時鐘60MHz，即為清洗脈沖的周期1/4k秒。從而得到

　　在用這組值完成頻率跟蹤后，取窄帶的環路濾波器進行相位鎖定。這時取B_{L}=0.01R_=40H_{z}，此時的計算結果為：C_{1}=1203.9；C_{2}=16.22；快捕帶為：106.4Hz。

　　總的來說，環路濾波器系數C_{1}和C_{2}需要根據環路的特性選取，它們值的選取是整個環路跟蹤性能的關鍵。 C_{1}主要決定了環路捕捉帶的大小，C_{2}則決定了環路的長期跟蹤速度和環路捕獲速度。C_{2}較大時，環路將經過相當長的時間才能成功入鎖。若用一個固定的環路濾波器，由于鎖定時間和精度的不同要求，捕捉時間遠小于跟蹤時間，這樣得到的結果顯然不是最優的。為了使環路既具有快速捕獲的能力，又能在跟蹤狀態時僅在平衡點附近有細微擺動，使輸出相位平緩變化，故應使環路和步進具有自適應調整的能力。可以采用環路切換法，即在不同時刻轉換環路濾波器的參數。

　　環路的Matlab仿真

　　分別利用正弦鑒相器和反正切鑒相器，在Matlab中仿真一個連續波的跟蹤過程。生成連續正弦波的頻率為10MHz，采樣頻率為80MHz，初始相位為30 。利用圖1的環路電路，通過設置環路濾波器的參數，仿真其跟蹤過程，并對跟蹤結果分析。

　　跟蹤過程如圖5所示。橫坐標為時間，縱坐標為信號幅度。圖5、6分別是利用正弦鑒相和反正切鑒相后，NCO的同相和正交輸出，同相輸出即為跟蹤結果。對比可知，反正切鑒相時40s就可以實現正確跟蹤，而正弦鑒相則要到80s才能實現。

　　比較正弦和反正切鑒相器的輸出（圖略），開始時輸出誤差較大，通過環路的調整，輸出誤差信號逐漸減小，最終趨于穩定。穩定后的輸出最小值是鑒相器的最小分辨率，即為跟蹤精度。跟蹤精度除了和鑒相器本身特性有關，還和環路濾波器的參數設置有關。通過對比可知，利用正切鑒相器比正弦鑒相器實現跟蹤速度快。

　　另外對環路濾波器取兩組不同參數時環路的性能分別進行了仿真。數字環路濾波器在環路中對輸入噪聲起抑制作用，并且對環路的校正速度起調節作用。采用理想二階環，設置C_{1}和C_{2}，采用反正切鑒相器，仿真結果如圖7、圖8。圖7是 C_{1}=1200、C_{2}=16時的環路的跟蹤結果和鑒相器輸出，圖8是C_{1}=16039、 C_{2}=1622時環路的跟蹤結果和鑒相器輸出。橫坐標為時間，縱坐標為信號幅度。從圖7中可以看出，環路在10s左右即可以實現跟蹤，相應的鑒相器的輸出也很快維持在0值的附近。如圖8，當C_{2}較大時，跟蹤時間明顯延長，鑒相器的輸出波動很大。

　　環路測試

　　在系統測試中，測試原理如圖9所示，在-5dB條件下，載波環帶寬為40Hz，碼環帶寬為10Hz。對載波環路進行測試，載波環鑒相器及累加器的輸出如圖10所示。在穩定跟蹤后，累加器的輸出穩定在一個相對固定的數量級上。

　　結束語

　　科斯塔斯環由于對載波上的調制信息不敏感，在直擴導航數字接收機中被普遍采用。本環路設計已在一款測距接收機中得到應用，在一片FPGA（EP1C12Q240C8）上編程實現。經測試，在系統可提供33dB的擴頻增益的條件下，輸入信噪比高于-30dB時，環路正常工作，在-5dB時，多普勒頻移±2kHz條件下，經本載波跟蹤環路后殘余頻差小于1Hz，殘余相差小于3°。