Cortex-M處理器

　　Cortex-M是愛特梅爾公司發布的全新Atmel SAM D20微控制器，采用的是是全球微控制器標準。

　　Cortex-M 處理器家族

　　Cortex-M處理器家族更多的集中在低性能端，但是這些處理器相比于許多微控制器使用的傳統處理器性能仍然很強大。例如，Cortex-M4和Cortex-M7處理器應用在許多高性能的微控制器產品中，最大的時鐘頻率可以達到400Mhz。

　　當然，性能不是選擇處理器的唯一指標。在許多應用中，低功耗和成本是關鍵的選擇指標。因此，Cortex-M處理器家族包含各種產品來滿足不同的需求：

　　Cortex-M系列處理器的共同特性

　　Cortex-M0， M0+， M3， M4 and M7之間有很多的相似之處，例如：

　　- 基本編程模型

　　- 嵌套向量中斷控制器（NVIC）的中斷響應管理

　　- 架構設計的休眠模式：睡眠模式和深度睡眠模式

　　- 操作系統支持特性

　　- 調試功能

　　- 易用性

　　例如，嵌套向量中斷控制器是內置的中斷控制器

　　支持許多外圍設備的中斷輸入，一個不可屏蔽的中斷請求，一個來自內置時鐘（SysTick）的中斷請求和一定數量的系統異常請求。NVIC處理這些中斷和異常的優先級和屏蔽管理。

　　NVIC以及異常處理模型的更多的內容在章節3.2描述。其他Cortex-M處理器間的異同點會在本文的其余部分講解。

　　Cortex-M系列處理器架構特性

　　1、編程模型

　　Cortex-M處理器家族的編程模型是高度一致的。例如所有的Crotex-M處理器都支持R0到R15，PSR， CONTROL 和 PRIMASK。兩個特殊的寄存器— FAULTMASK 和 BASEPRI—只有Cortex-M3， Cortex-M4， Cortex-M7 和 Cortex-M33支持；浮點寄存器組和FPSCR（浮點狀態和控制寄存器）寄存器，是Cortex-M4/M7/M33可選的浮點運算單元使用的。

　　圖 5： 編程模型

　　BASEPRI寄存器允許程序阻止指定優先級或者低的優先級中斷和異常。對ARMv7-M來說這是很重要的，因為Cortex-M3， Cortex-M4， Cortex-M7 和 Cortex-M33有大量的優先級等級，而ARMv6-M 和 ARMv8-M Baseline只有有限的4個優先等級。FAULTMASK通常用在復雜的錯誤處理上（查看章節3.4）

　　非特權級別的實現對ARMv6-M處理器是可選的，對ARMv7-M 和ARMv8-M處理器一直支持的。對Cortex-M0+處理器，它是可選的， Cortex-M0 and Cortex-M1不支持這個功能。這意味著在各種Cortex-M處理器的CONTROL 寄存器是稍微不同的。FPU的配置也會影響到CONTROL寄存器，如圖6所示。

　　圖 6： CONTROL 寄存器

　　另外一個編程模型之間的不同是PSR寄存器（程序狀態寄存器）的細節。所有的Cortex-M處理器，PSR寄存器都被再分成應用程序狀態寄存器（APSR），執行程序狀態寄存器（EPSR）和中斷程序狀態寄存器（IPSR）。 ARMv6-M 和 ARMv8-M Baseline系列的處理器不支持APSR的Q位和EPSR的ICI/IT位。ARMv7E-M系列 （ Cortex-M4， Cortex-M7） 和ARMv8-M Mainline （配置了DSP擴展的Cortex-M33 ）支持GE位。另外，ARMv6-M系列處理器IPSR的中斷號數字范圍很小，如圖7所示。

　　圖 7： PSR 差異

　　請注意Cortex-M的編程模型和ARM7TDMI等這些經典的ARM處理器是不一樣的。除了寄存器組不同外，經典ARM處理器中“模式”和“狀態”的定義與Cortex-M中的也是不同的。Cortex-M只有兩個模式：線程模式（Thread）和管理者模式（Handler），并且Cortex-M處理器一直運行在Thumb狀態（不支持ARM指令）。

　　2、異常處理模型和嵌套向量中斷控制器NVIC

　　所有的Cortex-M處理器都包含了NVIC模塊，采用同樣的異常處理模型。如果一個異常中斷發生，它的優先等級高于當前運行等級，并且沒有被任何的中斷屏蔽寄存器屏蔽，處理器會響應這個中斷/異常，把某些寄存器入棧到當前的堆棧上。這種堆棧機制下，中斷處理程序可以編寫為一個普通的C函數，許多小的中斷處理函數可以立即直接響應工作而不需要額外的堆棧處理花銷。

　　一些ARMv7-M/ARMv8-M Mainline系列的處理器使用的中斷和系統異常并不被ARMv6-M/ARMv8-M Baseline的產品支持，如圖8. 例如，Cortex-M0， M0+ 和M1的中斷數被限制在32個以下，沒有調試監測異常，錯誤異常也只限于HardFault（錯誤處理細節請參看章節3.4）。相比之下，Cortex-M23， Cortex-M3， Cortex-M4 和Cortex-M7處理器可以支持到多達240個外圍設備中斷。Cortex-M33支持最多480個中斷。

　　另外一個區別是可以使用的優先等級數量：

　　ARMv6-M 架構 - ARMv6-M支持2級固定的（NMI 和 HardFault）和4級可編程的（由每個優先等級寄存器的兩個位表示）中斷/異常優先級。這對大多數的微控制器應用來說足夠了。

　　ARMv7-M 架構 - ARMv7-M系列處理器的可編程優先級等級數范圍，根據面積的限制，可以配置成8級（3位）到256級（8位）。ARMv7-M處理器還有一個叫做中斷優先級分組的功能，可以把中斷優先級寄存器再進一步分為組優先級和子優先級，這樣可以詳細地制定搶占式優先級的行為。

　　ARMv8-M Baseline – 類似 ARMv6-M，M23也有2位的優先級等級寄存器。借助可選的TrustZone安全擴展組件，安全軟件可以把非安全環境中的中斷的優先等級轉換到優先等級區間的下半區，這就保證了安全環境中的某些中斷/異常總是比非安全環境中的優先級要高。

　　ARMv8-M Mainline – 類似于 ARMv7-M。 可以支持8到256個中斷優先等級和中斷優先級分組。還支持ARMv8-M Baseline具有的優先等級調整功能。

　　圖 8： Cortex-M 處理器異常中斷類型

　　所有的Cortex-M處理器在異常處理是都要依靠向量表。向量表保存著異常處理函數的起始地址（如圖8所示）。向量表的起始地址由名為向量表偏移寄存器（VTOR）決定。

　　· Cortex-M0+， Cortex-M3 and Cortex-M4 processors： by default the vector table is located in the starting of the memory map （address 0x0）。 Cortex-M0+， Cortex-M3 and Cortex-M4： 向量表默認放在存儲空間的起始地址（地址 0x0）。

　　· In Cortex-M7， Cortex-M23 and Cortex-M33 processors： the default value for VTOR is defined by chip designers. Cortex-M23 and Cortex-M33 processors can have two separated vector tables for Secure and Non-secure exceptions/interrupts. Cortex-M7， Cortex-M23 and Cortex-M33：VTOR的初始值由芯片設計者定義。Cortex-M23 and Cortex-M33處理器面向安全和非安全的異常/中斷有兩個獨立的向量表。

　　· Cortex-M0 and Cortex-M1 does not implement programmable VTOR and vector table starting address is always 0x00000000. Cortex-M0 and Cortex-M1沒有實現可編程的VTOR，向量表起始地址一直為0x00000000。

　　Cortex-M0+ 和 Cortex-M23處理器的VTOR是可選項。如果VTOR被實現了，向量表的起始地址可以通過設置VTOR來改變，這個功能對下列情況有用：

　　· 重定位向量表到SRAM來實現動態改變異常處理函數入口點

　　· 重定位向量表到SRAM來實現更快的向量讀取（如果flash存儲器很慢）

　　· 重定位向量表到ROM不同位置（或者Flash），不同的程序運行階段可以有不同的異常處理程序

　　不同的Cortex-M處理器之間的NVIC編程模型也有額外的不同。差異點總結在表 5中：

　　表 5： NVIC 編程模型和特性差異

　　大部分情況下，對NVIC的中斷控制特性的操作都是通過CMSIS-CORE提供的APIs處理的，他們在微控制器廠商提供的設備驅動程序庫里。對Cortex-M3/M4/M7/M23/M33處理器，即使中斷被使能了，它的優先級也可以被改變。ARMv6-M處理器不支持動態優先等級調整，當你需要改變中斷優先等級是，需要暫時的關掉這個中斷。

　　3、操作系統支持特性

　　Cortex-M處理器架構在設計時就考慮到了操作系統的支持。針對操作系統的特性有：

　　影子堆棧指針

　　系統服務調用（SVC）和可掛起系統調用（PenSV）異常

　　SysTick – 24位遞減計時器，為操作系統的計時和任務管理產生周期性的異常中斷

　　Cortex-M0+/M3/M4/M7/M23/M33支持的非特權執行和存儲保護單元（MPU）

　　系統服務調用（SVC）異常由SVC指令觸發，他可以讓運行在非特權狀態的應用任務啟動特權級的操作系統服務。可掛起系統調用異常在操作系統中像上下文切換這樣的非關鍵操作的調度非常有幫助。

　　為了能把Cortex-M1放到很小的FPGA器件中，所有用來支持操作系統的特性對Cortex-M1都是可選的。對Cortex-M0， Cortex-M0+ 和Cortex-M23處理器，系統時鐘SysTick是可選的。

　　通常，所有的Cortex-M處理器都支持操作系統。執行在Cortex-M0+， Cortex-M3， Cortex-M4， Cortex-M7， Cortex-M23 和 Cortex-M33的應用可以運行在非特權運行狀態，并且可以同時利用可選的存儲器管理單元（MPU）以避免內存非法訪問。這可以增強系統的魯棒性。

　　4、TrustZone安全擴展

　　近幾年來， 物聯網（IoT）成為了嵌入式系統開發者們的熱門話題。IoT系統產品變得更加復雜，上市時間的壓力也與日俱增。嵌入式系統產品需要更好的方案來保證系統的安全，但是同時又要方便軟件開發者開發。傳統的方案是通過把軟件分成特權和非特權兩部分解決的，特權級軟件利用MPU防止非特權的應用訪問包含安全敏感信息在內的的關鍵的系統資源。這種方案對一些IoT系統非常適合，但是在一些情況下，只有兩層劃分是不夠的。特別是那些包含很多復雜特權級別的軟件組件的系統，特權級的代碼的一個缺陷就可以導致黑客徹底的控制這個系統

　　ARMv8-M架構包含了一個叫做TrustZone的安全擴展，TrustZone導入了安全和非安全狀態的正交劃分。

　　普通應用是非安全態

　　軟件組件和安全相關的資源（例如，安全存儲，加密加速器，正隨機數發生器（TRNG））處在安全狀態。

　　圖 9： 安全狀態和非安全狀態的隔離

　　非安全狀態的軟件只能訪問非安全狀態的存儲空間和外圍設備，安全軟件可以訪問兩種狀態下的所有資源。

　　用這種方案，軟件開發者可以用以往的方式開發非安全環境下的應用程序。同時，他們可以借助芯片廠商提供的安全通訊軟件庫執行安全物聯網連接。并且即使運行在非安全環境的特權級的程序有漏洞，TrustZone安全機制可以阻止黑客控制整個設備，限制了攻擊的影響，還可以實現系統遠程恢復。此外，ARMv8-M架構也引入了堆棧邊界檢查和增強的MPU設計，促使額外安全措施的采用。

　　安全架構定義也擴展到了系統級別，每個中斷都可以被設置為安全或者非安全屬性。中斷異常處理程序也會自動保存和恢復安全環境中的寄存器數據以防止安全信息泄露。所以，TrustZone安全擴展讓系統能夠支持實時系統的需求，為IoT應用提供了堅實的安全基礎，并且容易讓軟件開發在此技術上開發應用程序。

　　TrustZone模塊對Cortex-M23 and Cortex-M33處理器是可選的。關于ARMv8-M TrustZone更多的信息請查找The Next Steps in the Evolution of Embedded Processors for the Smart Connected Era。更多的TrustZone的資源請查看community.arm.com網站上的“TrustZone for ARMv8-M Community”

　　系統特性

　　1、低功耗

　　低功耗是Cortex-M處理器的一個關鍵優點。低功耗是其架構的組成部分：

　　? WFI和WFE指令

　　? 架構級的休眠模式定義

　　此外，Cortex-M支持許多其他的低功耗特性：

　　? 休眠和深度休眠模式：架構級支持的特性，通過設備特定的功耗管理寄存器可以進一步擴展。

　　? Sleep-on-exit模式：中斷驅動的應用的低功耗技術。開啟設置后，當異常處理程序結束并且沒有其他等待處理的異常中斷時，處理器自動進入到休眠模式。這樣避免了額外的線程模式中指令的執行從而省電，并且減少了不必要的堆棧讀寫操作。

　　? 喚醒中斷控制器（WIC）：一個可選的特性，在特定的低功耗狀態，由一個獨立于處理器的小模塊偵測中斷情況。例如，在狀態保留功耗管理（SRPG）設計中，當處理器被關電的設計。

　　? 時鐘關閉和架構級時鐘關閉：通過關閉處理器的寄存器或者子模塊的時鐘輸入來省電

　　所有這些特性都被Cortex-M0， Cortex-M0+， Cortex-M3， Cortex-M4， Cortex-M7， Cortex-M23 和 Cortex-M33支持。此外，各種低功耗設計技術被用來降低處理器功耗。

　　因為更少的電路，Cortex-M0 and Cortex-M0+處理器比Cortex-M3， Cortex-M4 和 Cortex-M7功耗低。此外，Cortex-M0+額外優化減少了程序存取（例如跳轉備份）來保持系統層級的低功耗。

　　Cortex-M23沒有Cortex-M0和 Cortex-M0+那么小，但是在相同的配置下，仍然和Cortex-M0+能效一樣。

　　由于更好性能和低功耗優化，在相同配置下，Cortex-M33比Cortex-M4能效比更好。

　　2、 Bit-band feature位段

　　Cortex-M3 和Cortex-M4處理器支持一個叫做位段的可選功能，允許有兩段通過位段別名地址實現可以位尋址的1MB的地址空間（一段在從地址0×20000000起始的SRAM空間。另一段是從地址0×40000000起始的外圍設備空間）。Cortex-M0， M0+ 和 Cortex-M1不支持位段（bit-band）功能，但是可以利用ARM Cortex-M系統設計套件（CMSDK）中的總線級組件在系統層面實現位段（bit-band）功能。Cortex-M7不支持位段（bit-band），因為M7的Cache功能不能與位段一塊使用（Cache控制器不知道內存空間的別名地址）。

　　ARMv8-M的TrustZone 不支持位段，這是由于位段別名需要的兩個不同的地址可能會在不同的安全域中。對于這些系統，外圍設備數據的位操作反而可以在外圍設備層面處理（例如，通過添加位設置和清除寄存器）。

　　3、存儲器保護單元（MPU）

　　除了Cortex-M0， 其他的Cortex-M處理器都有可選的MPU來實現存儲空間訪問權限和存儲空間屬性或者存儲區間的定義。運行實時操作系統的嵌入式系統，操作系統會每個任務定義存儲空間訪問權限和內存空間配置來保證每個任務都不會破壞其他的任務或者操作系統內核的地址空間。Cortex-M0+， Cortex-M3 和 Cortex-M4都有8個可編程區域空間和非常相似的編程模型。主要的區別是Cortex-M3/M4的MPU允許兩級的存儲空間屬性（例如，系統級cache類型），Cortex-M0+僅支持一級。Cortex-M7的MPU可以配置成支持8個或者16個區域，兩級的存儲空間屬性。Cortex-M0 和 Cortex-M1不支持MPU.

　　Cortex-M23 和 Cortex-M33也支持MPU選項，如果實現了TrustZone安全擴展（一個用于安全軟件程序，另一個用于非安全軟件程序）可以有最多兩個MPU。

　　4、單周期I/O接口

　　單周期I/O接口是Cortex-M0+處理器獨特的功能，這使Cortex-M0+可以很快的運行I/O控制任務。Cortex-M大多數的處理器的總線接口是基于AHB Lite或者AHB 5協議的，這些接口都是流水實現總線協議，運行在高時鐘頻率。但是，這意味著每個傳輸需要兩個時鐘周期。單時鐘周期I/O接口添加了額外的簡單的非流水線總線接口，連接到像GPIO（通用輸入輸出）這樣的一部分設備特定的外設上。結合單周期I/O和Cortex-M0+天然比較低的跳轉代價（只有兩級流水線），許多I/O控制操作都會比大多數其他微控制器架構的產品運行的更快。

　　調試和跟蹤特性

　　不同Cortex-M處理器之間有若干區別。總結在表9中。

　　Cortex-M處理器的調試架構是基于ARM CoreSight調試架構設計的，它是個非常容易擴展的架構，支持多處理器系統。

　　表9列出的是典型設計需要考慮的。在CoreSight架構下，調試接口和跟蹤接口模塊是和處理器分離的。因此你采用的設備的調試和跟蹤連接和表9的可能不一樣。也可能通過添加一些額外的CoreSight調試組件來增加一些調試特性。

　　6.2 Debug connections調試接口

　　調試接口可以讓調試者實現

　　- 訪問控制調試和跟蹤特性的寄存器。

　　- 訪問內存空間。對Cortex-M系列處理器，及時當處理器運行時也可以執行內存空間訪問。這被稱作實時內存訪問。

　　- 訪問處理器核心寄存器。這只能當處理器停止的時候才可以操作。

　　- 訪問Cortex-M0處理器中微跟蹤緩存（MTB）生成的跟蹤歷史記錄。

　　另外，調試接口也會用作：

　　- Flash 編程

　　Cortex-M系列處理器可以選擇傳統的4到5個引腳（TDI， TDO， TCK， TMS 和可選的 nTRST）的JTAG接口，或者選擇新的只需要兩個引腳的串行調試協議接口，串行調試接口對有限數目引腳的設備是非常適合的。

　　串行線調試協議接口可以處理JTAG支持的所有特性，支持奇偶校驗。串行調試協議被ARM工具廠商廣泛的采用，許多調試適配器兩種協議都支持，串行線型號共享調試接口上TCK和TMS針腳。

　　6.3 跟蹤接口

　　跟蹤接口讓調試者可以在程序執行時實時的（很小的延時）收集程序運行的信息。收集的信息可以是Cortex-M3/M4/M7/M33支持的嵌入式跟蹤單元（ETM）生成的程序指令流信息（指令跟蹤），可以是數據跟蹤單元（DWT）生成的數據/事件/性能分析信息，或者是軟件控制數據跟蹤單元（ITM）生成的信息。

　　有兩種類型的跟蹤接口可用：

　　- 跟蹤端口（Trace port）–多個數據線加上時鐘信號線。比SWV有更高的跟蹤帶寬，可以支持SWV的所有跟蹤類型加上指令跟蹤。Cortex-M3/M4/M7或者 Cortex-M33的設備上，跟蹤端口通常有4個數據線和一個時鐘線。（圖11）

　　- 串行監視器（SWV）–單引腳線跟蹤接口，可以選擇性的支持數據跟蹤，事件跟蹤，性能分析和測量跟蹤。（圖 12）

　　跟蹤接口提供了在處理器運行的時候獲取大量有用信息的能力。例如嵌入式跟蹤單元（ETM）可以獲取指令運行歷史記錄，數據跟蹤單元（ITM）讓軟件產生消息（例如，通過printf）并利用Trace接口獲取。另外，Cortex-M3/M4/M7/M33支持數據跟蹤單元（DWT）模塊。

　　- 可選的數據跟蹤：內存地址的信息（例如，地址，數據和時間戳的組合）可以在處理器訪問這個地址的時候采集

　　- 性能分析跟蹤：CPU在不同操作任務使用的時鐘周期數（例如，內存訪問，休眠）

　　- 事件跟蹤：提供服務器響應的中斷/異常的運行時間和歷史

　　這些跟蹤特性被各種工具廠商廣泛采用，采集的信息也被以各種方式直觀的展現出來。例如DWT獲取的數據可以在Keil μVision調試器中以波形的方式展現出來（Keil微控制器開發工具的一部分）如圖 13所示。

　　雖然Cortex-M0 和 Cortex-M0+不支持跟蹤接口，Cortex-M0+支持叫做微跟蹤緩存的特性（MTB，圖14）。MTB讓用戶分配一小塊系統SRAM作為存儲指令的緩存，通常設置為循環緩存，這樣可以抓取最新的指令執行歷史并在調試器上顯示出來。

　　這個MTB跟蹤特性也被Cortex-M23 and Cortex-M33支持。

　　總結

　　性能，特性和芯片面積，功耗之間總是需要平衡。為此，ARM開發了各種Cortex-M處理器，擁有不同級別的指令集特性，性能，系統和調試特性。本文介紹了Cortex-M處理器家族各種異同。

　　雖然存在這差別，但架構的一致性和CMSIS-CORE標準化的APIs都讓Cortex-M系列處理器軟件有更好的移植性和可重用性。同時，Cortex-M系列處理器非常方便使用。因此，Cortex-M系列處理器很快成為微控制器市場的最受歡迎的32位處理器架構。