隨著現(xiàn)代軍事通信技術(shù)的進(jìn)步，數(shù)字化短波電臺(tái)逐步往嵌入式、模塊化的方向發(fā)展。CPCI總線作為一種新興的總線技術(shù)，在短波電臺(tái)的模塊化設(shè)計(jì)上具有重要的應(yīng)用價(jià)值，可以較大程度地提高數(shù)字化短波電臺(tái)的可靠性和保障性。

CPCI總線架構(gòu)
CPCI規(guī)范是由PICMG（PCI Industrial Computer Manufacturer’s Group，PCI工業(yè)計(jì)算機(jī)制造商聯(lián)盟）制定的一種新的開(kāi)放工業(yè)計(jì)算機(jī)標(biāo)準(zhǔn)，用于工業(yè)和嵌入式應(yīng)用。它定義了更加堅(jiān)固耐用的PCI版本，在電氣、邏輯和軟件功能等方面，與PCI標(biāo)準(zhǔn)完全兼容。

CPCI全稱Compact PCI，簡(jiǎn)單的說(shuō)就是PCI specification（PCI電氣規(guī)范）加上rugged Eurocard packaging（歐式卡）結(jié)構(gòu)。CPCI模塊以插卡的方式安裝在機(jī)箱內(nèi)的支架上，并采用垂直方向通風(fēng)散熱，具有更好的散熱性和抗震動(dòng)性。這樣，在CPCI系統(tǒng)中就可采用在臺(tái)式機(jī)中廣泛使用的高性能PCI技術(shù)，降低了新技術(shù)的使用成本，系統(tǒng)的整體性能得以提升。而且，基于PCI技術(shù)的豐富軟件工具，也使得用戶在使用中更加便捷。同時(shí)，歐式卡結(jié)構(gòu)使得系統(tǒng)的可靠性進(jìn)一步提高。另外采用IEEE 1101.11后端輸出方式，使得對(duì)系統(tǒng)的維護(hù)更加方便快捷，大大縮短了系統(tǒng)的平均維護(hù)時(shí)間。

CPCI系統(tǒng)背板和CPCI板卡采用的是標(biāo)準(zhǔn)2mm高密度氣密性針孔連接器，板卡的尺寸分3U（100mm×160mm）和6U（160mm×233mm）兩種，3U的系統(tǒng)只提供32位/64位的PCI系統(tǒng)總線，6U的系統(tǒng)除了提供32位/64位的PCI系統(tǒng)總線外，還有多達(dá)315線的用戶定義輸入/輸出線，非常適用于數(shù)字化短波電臺(tái)的模塊化設(shè)計(jì)應(yīng)用。CPCI總線具有極高的性能，其主要特點(diǎn)是：

（1）具有地址數(shù)據(jù)多路復(fù)用的高性能32位或64位的同步總線。總線引腳數(shù)目和部件數(shù)量少（對(duì)于總線目標(biāo)設(shè)備只有47根信號(hào)線，對(duì)于主設(shè)備最多只有49根信號(hào)線），降低了成本及布線復(fù)雜度。

（2）CPCI局部總線在33MHz總線時(shí)鐘、32位數(shù)據(jù)通路時(shí)，可達(dá)到峰值132Mb/s的帶寬；在33MHz總線時(shí)鐘，64位數(shù)據(jù)通路時(shí)可達(dá)到峰值264Mb/s的帶寬；在66MHz主頻時(shí)，對(duì)于32位數(shù)據(jù)通路和64位數(shù)據(jù)通路帶寬的峰值，可分別達(dá)到264Mb/s或528Mb/s的帶寬；CPCI總線還有線性突發(fā)傳輸功能，保證了滿載的高速傳輸。

（3）隱蔽的總線仲裁，減小了仲裁開(kāi)銷。

（4）極小的存取延時(shí)，采用總線多主控和異步數(shù)據(jù)轉(zhuǎn)移操作。

（5）CPCI提供的數(shù)據(jù)和地址奇偶校驗(yàn)功能，保證數(shù)據(jù)完整性和準(zhǔn)確性。

（6）CPCI總線與CPU和時(shí)鐘頻率無(wú)關(guān)，它能支持多個(gè)外設(shè)，設(shè)備間通過(guò)局部總線可以完成數(shù)據(jù)快速傳遞，從而很好地解決數(shù)據(jù)傳輸?shù)钠款i問(wèn)題。

（7）對(duì)CPCI擴(kuò)展卡及元件，能夠自動(dòng)配置，實(shí)現(xiàn)設(shè)備的即插即用。

從結(jié)構(gòu)上看，CPCI總線的特點(diǎn)表明它是一種理想的系統(tǒng)交換平臺(tái)的載體，能提供高傳輸帶寬，同時(shí)能夠保證數(shù)據(jù)完整性和準(zhǔn)確性；能夠支持多外設(shè)，很好地適應(yīng)了系統(tǒng)可擴(kuò)展性的要求；采用的是PCI總線操作規(guī)程，很好地適應(yīng)了一般的PCI擴(kuò)展元件，降低了開(kāi)發(fā)難度；獨(dú)特的引腳及外圍電路設(shè)計(jì)集連接緊密牢固、抗干擾、易更換、熱插拔等優(yōu)點(diǎn)于一身。背板是CPCI總線架構(gòu)的基礎(chǔ)，它為CPCI總線交換提供物理連接、電路保證。CPCI背板有8個(gè)插槽，其中一個(gè)為系統(tǒng)板插槽（system slot），其他7個(gè)為外設(shè)板插槽（peripheral slot），像這樣一個(gè)系統(tǒng)插槽外帶7個(gè)外設(shè)插槽的單元稱為一個(gè)CPCI段（CPCI segment）。系統(tǒng)插槽提供總線仲裁、時(shí)鐘分配和整個(gè)CPCI段的重新啟動(dòng)等功能，系統(tǒng)插槽要通過(guò)管理每塊外設(shè)插槽上板卡的IDSEL信號(hào)來(lái)完成整個(gè)系統(tǒng)的初始化；外設(shè)插槽上可以安放簡(jiǎn)單的接口板、智能從屬裝置（intelligence slave）或PCI總線控制裝置（PCI master）。

CPCI總線接口設(shè)計(jì)
為了提高數(shù)字化短波電臺(tái)的數(shù)據(jù)處理能力，可以為其配置ETX嵌入式計(jì)算機(jī)模塊。雖然ETX嵌入式計(jì)算機(jī)模塊定義了符合PCI規(guī)范的CPCI總線，但由于如上所述的電氣負(fù)載的原因，對(duì)于PCI/CPCI總線而言，如果總線上連接過(guò)多的電氣負(fù)載或設(shè)備，總線將不能正常工作。在不擴(kuò)充總線的情況下，標(biāo)準(zhǔn)PCI總線的驅(qū)動(dòng)能力是驅(qū)動(dòng)4個(gè)PCI插槽，而CPCI控制器模塊要求驅(qū)動(dòng)7個(gè)儀器模塊。因此，即使采用PCI插卡到CPCI插座的物理結(jié)構(gòu)轉(zhuǎn)換后，嵌入式計(jì)算機(jī)模塊的PCI總線主橋路仍然不能直接驅(qū)動(dòng)CPCI總線。所以在設(shè)計(jì)數(shù)字化短波電臺(tái)的CPCI總線時(shí)，需要在ETX嵌入式計(jì)算機(jī)的CPCI總線和CPCI機(jī)箱底板的CPCI總線之間引入了PCI-PCI橋接設(shè)備。

1 橋接芯片的選擇
PCI橋接芯片盡管可以使用FPGA通過(guò)硬件編程語(yǔ)言來(lái)實(shí)現(xiàn)，但由于PCI總線規(guī)范自身的復(fù)雜性，要想在短期內(nèi)做到性能優(yōu)化和操作穩(wěn)定，難度很大。而現(xiàn)在市場(chǎng)上有許多廠家提供了很多成熟的產(chǎn)品，根據(jù)系統(tǒng)集成的特性，我們選擇TI公司的PCI-to-PCI橋接芯片PCI2050。

PCI2050屬于透明PCI-to-PCI橋，提供了兩條PCI總線間的高性能連接，實(shí)現(xiàn)一條PCI總線的主設(shè)備和另外一條PCI總線的從設(shè)備間的傳輸，兼容Intel 21150。PCI2050橋符合PCI局部總線規(guī)范2.2，并可用于PCI總線的擴(kuò)展，提供支持9個(gè)設(shè)備的可編程2優(yōu)先級(jí)總線仲裁器；一次側(cè)和二次側(cè)都支持33MHz時(shí)鐘、32位擴(kuò)展信號(hào)。PCI2050提供CPCI熱插拔能力，可完美解決多功能CPCI卡和單功能CPCI的熱插拔問(wèn)題。PCI2050橋符合PCI-to-PCI Bridge Specification1.1，符合PCI電源管理規(guī)范1.0/1.1。

2 電源和地的連接
PCI2050使用的核心工作電壓為+3.3V，CPCI標(biāo)準(zhǔn)機(jī)箱的底板上通過(guò)J1連接器提供滿足要求的+3.3V電壓，在使用時(shí)無(wú)須DC/DC轉(zhuǎn)換。但根據(jù)標(biāo)準(zhǔn)設(shè)計(jì)規(guī)范，在PCI2050的電源引腳附近需要設(shè)置旁路電容。所以在印制電路板布線時(shí)，在PCI2050的所有電源引腳附近需要設(shè)置一個(gè)0.1μF的陶瓷電容器作為旁路電容。

PCI2050在兩側(cè)總線方向都支持+5V和+3.3V信號(hào)環(huán)境，它們的選擇是通過(guò)對(duì)P_VCC和S_VCC引腳施加不同的電壓來(lái)實(shí)現(xiàn)的，詳細(xì)的選擇方式如表1所示。

由于PCI總線為高速總線，為了避免電源和地的干擾，在印制板布線時(shí)采取單獨(dú)的電源層和地層布線。但因?yàn)樵谠O(shè)計(jì)過(guò)程中使用了+5V和+3.3V兩種電源，所以在同一電源層上又為+5V和+3.3V兩部分分開(kāi)鋪銅。

3 PCI總線一次側(cè)的連接
數(shù)字化短波電臺(tái)的嵌入式計(jì)算機(jī)模塊提供了符合PCI總線規(guī)范的標(biāo)準(zhǔn)PCI信號(hào)接口，這些信號(hào)與PCI2050的第一級(jí)總線側(cè)的信號(hào)定義完全兼容，在設(shè)計(jì)時(shí)可以將嵌入式計(jì)算機(jī)的PCI信號(hào)輸出直接連接到PCI2050一次側(cè)的相應(yīng)引腳。在初始化配置空間讀寫時(shí)，PCI2050作為上一級(jí)PCI總線的操作對(duì)象，提供了IDSEL引腳進(jìn)行器件選擇，按照PCI2050使用手冊(cè)，該引腳可以連接到高24位PCI總線中的任意一根。同時(shí)，為了減低地址線的容性負(fù)載，需要在該信號(hào)連線上串接一個(gè)1kΩ的電阻。

在CPCI總線設(shè)計(jì)中，將PCI2050的IDSEL引腳通過(guò)1kΩ電阻連接到了AD19引腳。同樣，PCI2050在二級(jí)總線側(cè)可以支持9個(gè)PCI器件，對(duì)于每個(gè)二級(jí)總線側(cè)的PCI器件的IDSEL引腳，也可以經(jīng)過(guò)1kΩ電阻連接到PCI2050的S_AD31-S_AD16引腳中的任意一根。

4 PCI總線二次側(cè)的連接
PCI總線信號(hào)經(jīng)過(guò)橋接，在PCI2050的二級(jí)總線側(cè)提供了標(biāo)準(zhǔn)的次級(jí)PCI總線接口信號(hào)，它們符合PCI總線規(guī)范的定義，同CPCI底板上的相應(yīng)信號(hào)的定義也是相同的。但根據(jù)CPCI規(guī)范和PCI2050手冊(cè)的要求，這些信號(hào)線需要經(jīng)過(guò)適當(dāng)?shù)恼{(diào)理后才能與相應(yīng)的CPCI J1、J2連接器的對(duì)應(yīng)信號(hào)連接。

① 根據(jù)CPCI規(guī)范的要求，為了減小單板上的CPCI總線的信號(hào)線分支（stub）對(duì)總線的影響，必須對(duì)總線信號(hào)進(jìn)行串聯(lián)電阻匹配。PCB的布線特征阻抗應(yīng)設(shè)計(jì)為65Ω±10%，匹配電阻阻值為10Ω。需要加串聯(lián)匹配電阻的信號(hào)包括：AD0～AD31、C/BE0#～C/BE3#、PAR、FRAME#、IRDY#、TRDY#、STOP#、LOCK#、DEVSEL#、PERR#、SERR#、RST#以及INTA#、INTB#、INTC#、INTD#。而且，從接插件J1或J2到PCI2050相應(yīng)管腳，總的信號(hào)線長(zhǎng)度要小于63.5mm（2.5英寸）。其中，從接插件插針到串聯(lián)電阻的PCB連線長(zhǎng)度小于15.2mm（0.6英寸）。所以，對(duì)上述信號(hào)在實(shí)際中使用10Ω排阻作為端接終端電阻進(jìn)行串聯(lián)的匹配。

② 在CPCI總線的設(shè)計(jì)中，對(duì)于GNT#0～GNT#6、REQ#0～REQ#6和二級(jí)時(shí)鐘輸出SCLKOUT0～SCLKOUT6等引腳根據(jù)CPCI規(guī)范對(duì)系統(tǒng)卡的要求，也需要加上相應(yīng)的10Ω端接終端電阻。

③ 根據(jù)規(guī)范要求，對(duì)CPCI總線接口來(lái)說(shuō)，對(duì)系統(tǒng)卡的一些PCI信號(hào)輸出需要進(jìn)行上拉，且上拉電阻必須被放置在端接終端電阻靠近CPCI J1、J2連接器的一側(cè)上。可以在設(shè)計(jì)時(shí)對(duì)PCI2050的二級(jí)總線側(cè)的相應(yīng)信號(hào)通過(guò)8.2kΩ電阻上拉。需要上拉的電阻包括：FRAME#、IRDY#、TRDY#、STOP#、LOCK#、DEVSEL#、PERR#、SERR#、RST#、INTA#、INTB#、INTC#、INTD#、GNT#0～GNT#9、REQ#0～REQ#9等。

④ 對(duì)于二級(jí)時(shí)鐘輸出，PCI2050的二次側(cè)有10個(gè)時(shí)鐘輸出S_CLKOUT[0..9]，這些時(shí)鐘輸出可以通過(guò)相關(guān)寄存器分別使能。同時(shí)，為了保證PCI2050的二級(jí)PCI總線時(shí)鐘和其他時(shí)鐘輸出同步，應(yīng)將S_CLK引腳經(jīng)一個(gè)75Ω電阻反饋到S_CLKOUT9引腳，如圖1所示。

圖1? PCI2050的時(shí)鐘連接

⑤ PCI2050提供的JTAG邊界掃描接口TDI、TDO、TMS、TCLK、TRST#，這些引腳可以與CPCI規(guī)范定義的J1連接器上的相應(yīng)引腳直接連接。

⑥ 對(duì)于二級(jí)總線的仲裁，PCI2050提供兩種方式：外部總線仲裁和內(nèi)部總線仲裁。S_CFN#引腳為選擇引腳,當(dāng)S_CFN#引腳為高時(shí)，使用外部總線仲裁器。這時(shí)，S_REQ#1～S_REQ#8和S_GNT#1～S_GNT#8引腳被置為高阻狀態(tài)，外部仲裁器與PCI2050的連接方式如圖2所示。

圖2 PCI2050與外部仲裁器的連接

在PCI2050的內(nèi)部總線仲裁模式中，S_CFN#引腳為低，PCI2050對(duì)外圍卡通過(guò)S_REQ#0～S_REQ#8引腳提出的請(qǐng)求進(jìn)行仲裁，然后通過(guò)S_GNT#0～S_GNT#8引腳和進(jìn)行響應(yīng)。PCI2050的S_REQ#0～S_REQ#8和S_GNT#0～S_GNT#8引腳分別與CPCI規(guī)范定義的CPCI J1、J2的相應(yīng)引腳經(jīng)過(guò)串接端接電阻和上拉后連接。

5 芯片工作模式的選擇
PCI2050可以選擇工作在三種不同的工作模式下：TI CPCI熱插拔模式、TI電源管理模式和與Intel 21150兼容模式。選擇引腳分別為：MS0、MS1，模式選擇定義如表2所示。

TI CPCI熱插拔模式支持CPCI熱插拔，滿足CPCI電源管理接口規(guī)范1.1版本；TI電源管理模式不支持CPCI熱插拔，只滿足CPCI電源管理接口規(guī)范1.1版本；與Intel 21150兼容模式也不支持CPCI熱插拔，且只滿足CPCI電源管理接口規(guī)范1.0版本。根據(jù)CPCI總線應(yīng)用設(shè)計(jì)的需要，可以選擇TI CPCI熱插拔工作模式。

當(dāng)PCI2050選擇工作在TI CPCI工作模式下時(shí)，為了確保熱插拔邏輯的正常工作，要求必須將PCI2050的HS_SWITCH/GPIO3和HSENUM#引腳上拉。同時(shí)，由于沒(méi)有使用PCI2050的關(guān)于GPIO的引腳，且因?yàn)檫@些引腳在缺省條件下定義為輸入腳，為了避免誤觸發(fā)，應(yīng)該將這些引腳全部上拉。

6 芯片內(nèi)部寄存器設(shè)置
PCI2050橋接芯片作為一個(gè)獨(dú)立功能的PCI器件，具有和所有PCI設(shè)備一樣的配置空間，并且作為PCI橋，它遵守PCI-to-PCI橋規(guī)范1.1所定義的PCI配置空間。PCI2050除了具有標(biāo)準(zhǔn)的PCI-to-PCI橋規(guī)范定義的配置空間外，還具有TI特有的寄存器組（40h-FFh）。這些寄存器組包含PCI2050某些特有功能的控制位，在PCI2050的應(yīng)用中起特殊控制作用。但在本設(shè)計(jì)中，根據(jù)系統(tǒng)實(shí)際應(yīng)用需求，對(duì)PCI2050的內(nèi)部寄存器不需要進(jìn)行特別操作，可以使用其缺省值。

結(jié)論
基于PCI2050橋接芯片的CPCI總線設(shè)計(jì)在數(shù)字化短波電臺(tái)中的應(yīng)用比較穩(wěn)定可靠，為數(shù)字化短波電臺(tái)提供了豐富的可插拔插槽。CPCI總線的標(biāo)準(zhǔn)化規(guī)范也為數(shù)字化短波電臺(tái)的模塊化設(shè)計(jì)和功能擴(kuò)展提供了便利，并且還極大地提高了電臺(tái)的可操作性、維修性和保障性，使數(shù)字化短波電臺(tái)能更好地適應(yīng)各種復(fù)雜的應(yīng)用環(huán)境。