引言

MB90F540/545是富士通公司F2MC -16LX系列中一款帶CAN控制器的單片機，圖1為MB90F540/545單片機功能框圖，除具備F2MC -16LX系列單片機速度快、ROM和RAM容量大、工作溫度寬、可靠性高的特點外，還具有雙UART、雙CAN控制器以及4通道的可編程脈沖發生器(PPG)、8通道輸入捕獲單元(ICU)、4通道的輸出比較單元(OCU)、8路10位A/D并具備外部總線功能，適合在可靠性要求高的電力、汽車等工業控制中應用。MB90F540/545單片機的最小時鐘周期為62.5ns/16MHz，外部總線訪問最快只有3個最小時鐘周期，而且所有輸入、輸出信號都被指定為CMOS電平。當外部的設備連接到總線上時，必須要考慮這些限制條件，以解決信號延遲和畸變。本文討論MB90540/545單片機的外部總線擴展技術。

外部總線訪問控制

MB90F540/545的外部總線接口信號包括：16位的地址/數據復用總線AD00~AD15，高8位地址總線A16~A24；擴展控制信號有RDY、WRL、WRH、HRQ、HAK、CLK、RD 和 ALE。

外部數據、地址、控制信號由自動準備功能選擇寄存器(ARSR)、外部地址輸出控制寄存器(HCAR)和總線控制信號選擇寄存器(ECSR)進行控制。它們的功能分別是：

圖2為外部16位總線訪問時的時序圖。當不使用自動等待功能時，無論是8/16位總線模式，訪問外部存儲器只需要三個機器時鐘周期。如果訪問外部低速存儲器或外設，就需要設置ARSR，插入合適的等待周期，以滿足訪問時序的要求。也可以通過設置保持信號為高，在讀寫周期的相應位置插入保持周期直到保持信號輸入引腳電平變低，來滿足外部存儲器或外設的要求。

在進行內部存取時，AD00~AD15處于三態，控制信號處于非激活狀態，高8位地址總線A16〜A23保持最后一次外部總線訪問時的狀態，如果A16〜A23用作外部存儲器的片選信號，最后一次外部總線訪問后片選信號仍然有效，因此，在這種情況下必須注意防止可能對外部存儲器造成的誤操作。

總線擴展技術

MB90F540/545的外部總線擴展與其它單片機總線擴展的方法基本相同，由于該單片機的ROM和RAM采用統一編址方式，所以它與ROM和RAM接口電路是完全相同，但通常ROM訪問速度要慢于RAM，所以訪問ROM應該使用RDY信號或插入自動等待周期來保證ROM的讀/寫時序。圖3為MB90F540/545單片機外部RAM擴展電路結構圖。

單片機的所有信號都為CMOS電平，即信號的最小輸入高電平電壓為0.8Vcc，最大低電平電壓為0.2Vcc。在單片機的工作時鐘為16MHz，0等待情況下，進行外部訪問只需3個時鐘周期，要保證CPU能夠讀到正確的數據，就要求下沿到數據變為有效的時間(記作tRLDV)必須小于33.75ns，也就是說下沿發生后的33.75ns內，數據必須上升到0.8Vcc，才能被正確地讀作邏輯1。這一段時間包括RAM輸出使能時間、數據總線的電容以及RAM的輸出驅動能力的影響時間等。總線負載也會影響數據信號的上升時間，進而影響總訪問時間。此外，有的RAM輸出為TTL電平輸出(2.5V@1mA)，有的則為CMOS電平輸出(4.5V@100mA)，因此，必須認真檢查RAM器件的有關技術參數。

在電路設計中，鎖存器可選用TI公司的CD74ACT573，其最大延遲時間為9.4ns，由于鎖存器經常輸出使能，所以其輸出使能延遲時間可不考慮。為了提高總線的負載能力，采用上拉電阻，既不影響數據的時序，也有助于提高輸出驅動能力，還可防止數據線上出現懸浮態。

總線電容和上拉電阻的影響及對策

實際上，總線擴展時遇到的最大問題是延遲和信號畸變。延遲直接與線長成正比，而信號畸變則是由于線間電容所致。傳輸線的增長和線間電容增大加重了信號負載。該電容會在數據流移動時充放電使接收到的信號幅度減小，信號波形畸變；同時，電容的充放電流會隨著傳輸速度的增大而增加，造成接收端不能正確的判斷所傳輸的信號。

MB90F540/545單片機給定的最大輸入電容為80pF，典型值為10pF。一般在22pF的輸入電容時，會導致數據總線上數據上升沿的時間增加約10ns，48pF時數據上升時間會增加約20ns，80pF時情況會更壞。隨著總線電容的增加，為保證的下沿到數據變為有效的時間tRLDV小于33.75ns(16MHz工作時鐘時)，就必須選用速度更快的RAM，若總的時間不能滿足，就必須插入適當的等待時鐘。

如果外擴RAM為TTL電平輸出(2.5V@1mA)，其輸出高電平難于滿足單片機CMOS電平0.8Vcc的要求，可以在數據總線上加上拉電阻來提高其輸出電平，通常RAM的輸出電阻都很小，上拉電阻不會影響總線的時序。

結語

在分析富士通MB90F540/545系列單片機存儲器結構的基礎上，對其總線擴展的接口中總線電容及TTL電平等對總線時序的影響提出了相應的對策，實驗證明這些技術措施是有效的。但由于受電路布線的多種因素的影響，要準確估計電容對總線時序的影響是很難的，若總線時序不能滿足要求，可以通過插入等待時鐘或用速度較快的RAM器件來解決。