在移動計算時代，片上系統（SoC）的設計已經變得更為復雜，因為在設計過程中面臨著諸多挑戰，如需遵循針對高級流程節點的復雜設計規則，需采用低功率電路設計技術，并放大電路的尺寸。電源完整性是設計方案能被成功簽核的關鍵因素之一。本文介紹了一種新的工具，與其他現有技術相比較，它不僅能將電源完整性分析與簽核的速度提高10倍，同時還能達到類似于集成電路通用模擬程序（SPICE）的準確度。該工具將一套完整的設計實現和簽核工具整合到一起，以便更好地克服在簽核過程中遇到的挑戰，從而實現業內最快的設計收斂流程。

　　簡介

　　為了滿足移動計算的各種要求，片上系統的設計變得越來越復雜。隨著消費者開始青睞更小巧、性能更好、電池續航時間更長的設備，設備中所使用的芯片必須能提供更豐富的功能，更低的能耗以及更小的尺寸。對設計工程師來說，這些變化意味著他們在設計過程中必須運用先進的電源技術（例如電源控制開關）、增加知識產權的內容和功能（例如模擬/混合信號宏指令）以及減少設計裕度（例如電源電壓小于1V）。另一方面，產品上市周期變得越來越短，因此在設計周期的最后階段，電源簽核對成功將設計方案送交制造來說至關重要。

　　至今，可用的電源簽核技術仍未能跟上創新的步伐。例如，一直以來額外的運行時間都是妨礙設計者們完整而全面地進行電源完整性分析和優化的一個瓶頸。然而，現在有一種新工具可以解決這個問題，它利用先進的大規模并行算法和分層結構將電源完整性分析和簽核的速度提高到原來的10倍，同時還能達到類似于SPICE 的準確度。另外，作為從芯片到系統的整套流程中的一部分，該工具通過提高整個設計周期的生產力而加速設計收斂流程。

　　日益復雜的產品設計亟需電源完整性分析新工具

　　產品設計的復雜度越來越高，產品尺寸越來越小，而且對產品分析的要求也越來越復雜，這增加了完成電源完整性分析和簽核所需的時間。如果使用“平面”設計方法把設計拉平成為高級別的一層，則不足以分析擁有數億實例的超大規模設計。當前的解決方案趨向于將設計分析劃分成與“單點工具”對應的多個部分，這些工具在準確性或易用性方面并不能達到高級片上系統的要求。

　　另外，由于當前的解決方案是使用單點工具，因此無法有效地評估電源對時序收斂的影響，而時序對電源（VDD）卻是最為敏感的。此外，高級節點設計技術及技巧（如FinFET工藝和三維芯片（3D-IC）封裝）也帶來了新的挑戰。例如，隨著FinFET器件的部署，會因為垂直電流方向、功率密度增加等因素而產生新的電遷移規則。而隨著三維堆疊式芯片的部署，會有電熱協同仿真的新需求。為了讓設計工程師們滿足上市周期和產品質量的相關要求，需要一個涵蓋芯片、封裝以及系統的完整電源完整性分析方案。

　　完美的電源完整性分析工具需具備哪些功能？

　　當出現漏泄增加、溫度變化，或者由于靜態和動態IR壓降造成工作電壓下降等場景時，一項設計可能失敗。無論是對于數百萬門級設計還是對于多顆裸晶而言，能在設計早期階段就對電源和IR壓降約束進行調試并證實其符合要求，是節約寶貴的開發成本和時間的關鍵。換句話說，盡早找到芯片上的“熱點”有助于防止芯片性能下降（圖1）。

　　為了能更好地支持高級片上系統設計，完美的電源完整性分析工具應具備以下功能：

　　● 能計算芯片上的漏泄以及開關和內部耗能；

　　● 能對電源網絡的電源完整性進行分析（IR壓降檢測及電遷移檢測）；

　　● 能就電路中去耦電容單元和電源控制開關的最佳尺寸和布置方式提供建議，從而對設計方案中的物理實現電流進行優化；

　　● 能評估IR壓降對包括靜態時序分析在內的設計收斂的影響。

　　利用在生產過程中已得到驗證的和具備簽核質量的算法和引擎，Cadence公司開發出了一種既能覆蓋整個芯片又能顧及芯片上所有單元的新型電源完整性分析工具（即Voltus集成電路電源完整性分析解決方案），該工具能提供上述所有功能。它的分析速度比其他同類解決方案快10倍，同時還提供了類似于 SPICE的準確度。此外，***積體電路制造股份有限公司（TSMC）已經通過16nm級FinFET工藝對這種工具的性能進行了驗證。因此，工程師們可以相信該工具能夠跨越不同的設計規則而給出準確的分析結果。