動(dòng)態(tài)
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發(fā)布了文章 2024-06-15 08:12
在物聯(lián)網(wǎng)（IoT）應(yīng)用中實(shí)現(xiàn)電磁兼容性所面臨的挑戰(zhàn)
本文要點(diǎn)在物聯(lián)網(wǎng)應(yīng)用中實(shí)現(xiàn)電磁兼容性的主要目標(biāo)是讓處于同一個(gè)電磁環(huán)境的各種設(shè)備能夠持續(xù)地正常運(yùn)行。在物聯(lián)網(wǎng)應(yīng)用中，設(shè)備需要通過(guò)無(wú)線(xiàn)網(wǎng)絡(luò)進(jìn)行通信和交互，因此確保電磁兼容性成為一項(xiàng)挑戰(zhàn)。在物聯(lián)網(wǎng)應(yīng)用中，一個(gè)地理區(qū)域內(nèi)同時(shí)存在的低功耗設(shè)備密度很高，這會(huì)帶來(lái)電磁兼容性問(wèn)題。物聯(lián)網(wǎng)(IoT)應(yīng)用指的是在運(yùn)轉(zhuǎn)時(shí)利用互聯(lián)網(wǎng)的物理設(shè)備、車(chē)輛、建筑和其他物品。嵌入式電子設(shè)備、953瀏覽量 -
發(fā)布了文章 2024-06-08 08:13
一文了解OrCAD 與 OrCAD X的區(qū)別
1關(guān)鍵要點(diǎn)OrCADX是OrCAD平臺(tái)的下一代，為具有OrCAD經(jīng)驗(yàn)的設(shè)計(jì)師和新設(shè)計(jì)師提供了許多功能，以改善布局工作流程和可制造性。OrCADX具有更直觀的用戶(hù)界面和久經(jīng)考驗(yàn)的PCB設(shè)計(jì)能力，以獲得卓越的布局體驗(yàn)從而縮短了學(xué)習(xí)過(guò)程。專(zhuān)注于用戶(hù)界面，使用OrCADX的設(shè)計(jì)師將花費(fèi)更少的時(shí)間瀏覽導(dǎo)航工具欄和面板，從而提高效率。從OrCAD與OrCADX包括對(duì)3D2.6k瀏覽量 -
發(fā)布了文章 2024-06-08 08:13
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發(fā)布了文章 2024-05-25 08:13
224G 系統(tǒng)需要多大的 ASIC 封裝尺寸？
隨著電子設(shè)備越來(lái)越先進(jìn)，集成電路封裝尺寸也變得越來(lái)越小，但這不僅僅是為了提高引腳密度。較高的引腳密度對(duì)于具有許多互連的高級(jí)系統(tǒng)非常重要，但在更高級(jí)的網(wǎng)絡(luò)器件中，還有一個(gè)重要的原因是要為這些系統(tǒng)中運(yùn)行的互連器件設(shè)定帶寬限制。224G系統(tǒng)和IP正在從概念過(guò)渡到商業(yè)產(chǎn)品，這意味著封裝設(shè)計(jì)需要滿(mǎn)足這些系統(tǒng)的帶寬要求。封裝中的“高帶寬”并不是一個(gè)新概念，而且封裝設(shè)計(jì)人 -
發(fā)布了文章 2024-05-25 08:12
2024 Allegro X 23.1.1 版本更新——亮點(diǎn)概要
近日，AllegroX軟件最新發(fā)布了一系列的產(chǎn)品更新（23.1.1）。接下來(lái)，我們將陸續(xù)介紹各個(gè)產(chǎn)品更新亮點(diǎn)。之后每周更會(huì)通過(guò)實(shí)例講解、視頻演示讓您詳細(xì)、深入了解AllegroXSystemCapture、AllegroXPCBEditor、AllegroXPulse產(chǎn)品的新功能及用法，助力您提升設(shè)計(jì)質(zhì)量和設(shè)計(jì)效率。點(diǎn)擊下方圖片或在微信后臺(tái)回復(fù)關(guān)鍵詞“23.9.8k瀏覽量 -
發(fā)布了文章 2024-05-25 08:12
如何使用Cadence SPB 23.1進(jìn)行設(shè)計(jì)復(fù)用
所謂設(shè)計(jì)復(fù)用，就是在電子電路設(shè)計(jì)中將已有的、經(jīng)過(guò)驗(yàn)證的設(shè)計(jì)功能模塊，形成專(zhuān)有的、可在不同的電子產(chǎn)品中重復(fù)使用的IP，將這部分IP以原理圖和PCB板圖形式應(yīng)用于新的設(shè)計(jì)中，以提高設(shè)計(jì)效率4.5k瀏覽量 -
發(fā)布了文章 2024-05-18 08:12
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發(fā)布了文章 2024-05-11 08:12
利用 Cadence Optimality 智能引擎突破人工仿真瓶頸
不可避免的，設(shè)計(jì)與制造硅芯片是一個(gè)日益復(fù)雜、耗時(shí)且昂貴的過(guò)程。該過(guò)程中每一個(gè)步驟都需要做決策：在這個(gè)特定關(guān)頭該投入多少時(shí)間或預(yù)算，才能確保完成整個(gè)設(shè)計(jì)流程時(shí)，芯片能盡可能有效率地運(yùn)作并且避免代價(jià)高昂的錯(cuò)誤？而若想要實(shí)現(xiàn)一次就成功的設(shè)計(jì)，精確的電磁（EM）仿真是關(guān)鍵步驟──這也是最耗費(fèi)時(shí)間的步驟，因此Cadence打造了Clarity3DSolver工具，具備 -
發(fā)布了文章 2024-05-11 08:12
基于PSpice-SLPS接口的開(kāi)關(guān)電源應(yīng)用設(shè)計(jì)
概述電源系統(tǒng)電路，例如用于開(kāi)關(guān)電源或電機(jī)控制系統(tǒng)的電路，可分為兩部分：通過(guò)電源開(kāi)關(guān)裝置開(kāi)/關(guān)電流或電壓的電路，以及帶有集成電路和其他部件的控制電路。當(dāng)利用SPICE等電路模擬器對(duì)整個(gè)系統(tǒng)進(jìn)行建模時(shí)，需要將所有控制設(shè)備渲染為電氣元件，從而使電路變得復(fù)雜。因此，設(shè)計(jì)電路需要浪費(fèi)大量的時(shí)間，而不是用在設(shè)計(jì)的早期階段驗(yàn)證需要重點(diǎn)關(guān)注的關(guān)鍵點(diǎn)。元素?cái)?shù)量的增加可能會(huì)增加1.9k瀏覽量 -
發(fā)布了文章 2024-04-29 08:12
如何省時(shí)省力地優(yōu)化差分對(duì)過(guò)孔過(guò)渡？
科技已成為我們生活中不可或缺的一部分且正在不斷改變我們的世界。正因如此，系統(tǒng)設(shè)計(jì)變得更加復(fù)雜，為了確保性能、功能和可靠性，設(shè)計(jì)的仿真參數(shù)不斷增加。優(yōu)化擁有眾多仿真參數(shù)的設(shè)計(jì)是一項(xiàng)極具挑戰(zhàn)性的工作，設(shè)計(jì)人員對(duì)此深有體會(huì)，因?yàn)檫@項(xiàng)任務(wù)需要耗費(fèi)大量的計(jì)算資源、時(shí)間和成本。最終，這種方法將難以為繼。試想一下，假設(shè)一項(xiàng)設(shè)計(jì)仿真有10個(gè)可控制的參數(shù)，而每個(gè)參數(shù)有10個(gè)可764瀏覽量