Cadence客制/類比工具獲得臺積電領先業(yè)界的5納米制程技術認證，這些工具包括Spectre加速平行模擬器（APS）、Spectre eXtensive分割模擬器（XPS）、Spectre RF選項、Spectre電路模擬器、Voltus-Fi客制電源完整性解決方案、Pegasus驗證系統(tǒng)以及VirtuosoR客制IC設計平臺，其中包括Virtuoso布局套裝EXL、Virtuoso原理圖編輯器及Virtuoso ADE產品套裝。

益華計算機（Cadence Design Systems）宣布已與臺積電合作，實現(xiàn)顧客在行動高效能運算（HPC）、5G和人工智能（AI）應用領域的新一代系統(tǒng)單晶片（SoC）設計上的臺積電5納米FinFET制程技術制造交付。

憑借著雙方的努力，Cadence數位、簽核與客制/類比工具業(yè)已獲得設計規(guī)則手冊（DRM）及SPICE v1.0認證，并且Cadence IP也已可配合臺積電5納米制程。具備整合式工具、流程及方法的對應制程設計套件（PDK）現(xiàn)已可供于傳統(tǒng)及云端環(huán)境使用。此外，共同顧客業(yè)已利用Cadence工具、流程及IP完成多項臺積電5納米制程技術的完全制造開發(fā)的下線。

臺積電的5納米制程率先業(yè)界利用極紫外光（EUV）光刻達到制程簡化的效益，而Cadence的全面整合數位實現(xiàn)與簽核工具流程也已取得此項制程的認證。Cadence全流程包括Innovus實現(xiàn)系統(tǒng)、Liberate Characterization Portfolio、Quantus萃取解決方案、Tempus時序簽核解決方案、Voltus IC電源完整性解決方案及Pegasus驗證系統(tǒng)。

針對臺積電5納米制程技術優(yōu)化的Cadence數位與簽核工具，提供關鍵層EUV和相關新設計規(guī)則支援，協(xié)助共同顧客減少重復并達成性能、面積與功耗（PPA）改良。 5納米制程的最新提升包括運用Genus合成解決方案的預測性辨識通路銅柱合成架構以及在Innovus實施系統(tǒng)和Tempus ECO中的細胞電遷移（EM）處理用腳位存取控制走線方法，還有Voltus IC 電源完整性解決方案中的統(tǒng)計EM預算分析支援。新近取得認證的Pegasus驗證系統(tǒng)支援所有臺積電實體驗證流程的5納米設計規(guī)則，包括DRC、LVS及金屬填充。

Cadence客制/類比工具獲得臺積電領先業(yè)界的5納米制程技術認證，這些工具包括Spectre加速平行模擬器（APS）、Spectre eXtensive分割模擬器（XPS）、Spectre RF選項、Spectre電路模擬器、Voltus-Fi客制電源完整性解決方案、Pegasus驗證系統(tǒng)以及VirtuosoR客制IC設計平臺，其中包括Virtuoso布局套裝EXL、Virtuoso原理圖編輯器及Virtuoso ADE產品套裝。

Virtuoso研發(fā)團隊與Cadence IP事業(yè)群持續(xù)且密切地合作，運用建立于最新Virtuoso設計平臺上的尖端科技客制設計方法開發(fā)5納米混合訊號IP。藉由持續(xù)提升臺積電5納米制程及其他先進節(jié)點制程Virtuoso先進節(jié)點和方法平臺上的設計方法和能力，讓顧客能夠突破傳統(tǒng)非結構式設計方法的限制，達成更佳的客制實體設計產能。

新的Virtuoso先進節(jié)點與方法平臺（ICADVM 18.1）具備建立5納米設計所的特性和機能，包括加速橫列客制化放置與走線方法，這種方法可幫助使用者改善產能并提升對于復雜設計規(guī)則的管理。Cadence導入多項支援5納米制程的新功能，包括堆棧型閘極支援、通用多網格對齊、面積規(guī)則支援、非對稱上色與電壓依存性規(guī)則支援、類比單元支援及對于臺積電5納米技術項目中所包含各種新裝置和設計限制的支援。

Cadence正在開發(fā)獨到的先進節(jié)點IP產品組合以支援臺積電5納米制程，其中包括高效能存儲器子系統(tǒng)、極高速SerDes和高效能類比以滿足對于HPC、機器學習（ML）及5G基地臺的需求。隨著臺積電5納米設計基礎設施的推出，Cadence與臺積電積極協(xié)助顧客解決越來越多應用領域的最新IP要求，實現(xiàn)新一代的SoC開發(fā)。