簡介

電子戰（EW）接收器，特別是信號情報（SIGINT）應用中對更高帶寬和更小尺寸，重量和功率（SWaP）的需求一直存在EW系統設計人員不斷尋求高速模數轉換器（ADC）技術的新發展和改進。雖然65納米ADC接近其固有的，與工藝相關的性能和帶寬限制，但新的28納米RF ADC超越了這些邊界，為下一代寬帶接收器系統奠定了新的基礎。 28 nm工藝節點更小的晶體管寬度和更低的寄生效應可實現更快的采樣速率，更寬的模擬輸入帶寬，集成數字功能和新的接收器架構，同時降低功耗和整體尺寸。

28 nm ADC優勢

隨著寬帶電子戰系統在現代戰場中日益普及，系統設計人員面臨著如何實現下一代EW接收器所需的更高性能和更低SWaP的諸多挑戰。高速ADC是所有寬帶EW接收器的主要設計考慮因素之一，并且在很大程度上決定了系統架構和整體檢測和觀察能力。高速ADC的許多性能特征（包括采樣率，帶寬和分辨率）是決定接收器其余部分設計的因素 - 從模擬RF域到DSP要求。隨著EW系統設計人員繼續開發下一代EW接收器，對更高ADC帶寬和更高分辨率的需求仍然是永恒的行業趨勢。更高的采樣率和帶寬允許同時將更多頻譜數字化，從而緩解RF域中的設計挑戰并縮短掃描時間，同時更大的位深度可提高性能并減少錯誤警報和檢測。這種對更高采樣率和更高分辨率的永不滿足的需求促使高速ADC制造商轉向越來越小的晶體管光刻節點（目前為28 nm和16 nm），這些節點能夠在不增加器件功耗的情況下實現這些要求。

< p> 28 nm ADC的基本優勢在于支持下一代寬帶EW接收器，并構成未來系統的新基礎。 28 nm晶體管具有降低的寄生柵極電容，由于驅動開關所需的能量較低，因此可實現更快的開關。由于這一點以及28 nm工藝的較小物理晶體管尺寸，ADC不僅可以實現更快的采樣速率，而且還可以容納更大數量的每平方毫米晶體管，從而可能實現更高的數字處理能力。考慮到本質上較低的功耗，使得新一代EW系統中的28 nm處理器上的ADC成為關鍵的推動因素，其性能和功能要求以前被認為對≥65nm工藝不切實際。采用28 nm ADC可實現更高的采樣率（幾個GSPS及以上）是大多數EW系統設計人員最具吸引力的ADC功能之一，尤其適用于SIGINT，電子保護（EP）和電子支持（ES）應用。與ADC帶寬一樣重要的是分辨率，這允許更高的SNR / SFDR以及隨后檢測，觀察和處理目標信號的能力。由于更高的模擬輸入帶寬，超過1 st Nyquist的欠采樣也是可能的。

轉向28 nm工藝也使混合信號半導體制造商能夠集成越來越多的數字信號處理和功能進入其高速ADC，而不會增加（甚至減少）系統SWaP。集成NCO（數字控制振蕩器）和DDC（數字下變頻器）等數字特性可提高轉換器性能，并可緩解與更高轉換器數據速率和高數字接口功耗相關的系統設計挑戰。利用較小的28 nm工藝并增加ADC的片上DSP功能，還可以減輕處理器的大部分處理負載和功耗，從而使EW系統設計人員能夠降低系統SWaP。

雖然更快的28 nm ADC能夠捕獲和觀察更大的RF頻譜，但與ADC奈奎斯特帶寬相比，感興趣的信號仍可能具有相對較小的帶寬。此外，GSPS ADC的大量數據吞吐量可能會導致挑戰找到合適的處理器并將其物理連接到ADC。目前市場上的許多28 nm轉換器使用JESD204B接口標準，其通道速率高于10 Gbps，這可能會引入與路由Gbps SERDES（串行器/解串器）JESD通道相關的電路板布局和信號完整性挑戰。幸運的是，通過集成的NCO / DDC和片上DSP，ADC可以將感興趣的信號轉換為更低的頻率或基帶，應用數字濾波，并抽取數字數據輸出速率，以便可以執行更密集的處理捕獲光譜的一部分。可調諧NCO允許DDC掃描數字化頻譜，以便仍然可以分析整個頻譜，但具有處理增益和降低數字數據輸出速率的額外好處。并行添加多個NCO和DDC允許用戶預先配置并在DDC之間快速切換和快速跳變，從而進一步減少掃描時間，因為NCO調諧從等式中移除。集成的DDC還可在數字JESD204B接口中顯著節省功耗。以如此高的速率運行的JESD SERDES可以為系統功耗增加一瓦或更多功率，因此在這方面將數據速率降低到更低的速度是非常有益的。隨著高速ADC繼續推動更高的采樣速率，位深度和帶寬，集成DDC和ADC對寬帶EW接收器系統設計人員變得更具吸引力，因為來自ADC的大量數字數據可能變得難以用低SWaP處理處理器。有關DDC的更多信息和一些實際示例，請參閱Jonathan Harris的“數字下變頻器的內容”第1部分和第2部分。

實現新的接收器架構

外差接收器架構是很好理解，并已經多年證明。歷史上，許多微波接收器已經實現了雙下變頻架構。隨著前幾代ADC的出現，工作頻帶頻率與ADC輸入頻率的大比例使得圖像濾波在單個下變頻接收器架構中變得不切實際。現在，采樣率和模擬輸入帶寬都在不斷增加的新型ADC使高性能寬帶單下變頻架構變得實用且易于實現。

圖1所示為單個下變頻接收器架構。選擇了前端LNA用于噪聲系數性能。如果需要，在LNA前面增加一個限制器，以增加前端的存活能力。接下來是工作頻帶濾波器，用于衰減帶外干擾。接下來，可以根據需要添加額外的增益和/或增益控制。在混頻器之前，低通濾波器可以減少RF諧波，從而增加混合雜散輸出。混頻器是一個關鍵的構建模塊，用于優化感興趣的頻率轉換頻段的性能。混頻器之后的另一個低通濾波器在放大之前濾除上邊帶。根據需要添加額外的IF增益。抗混疊濾波器通常是ADC之前的最終組件，并拒絕任何可通過采樣過程折疊的頻率。 ADC是下一個，雖然它是鏈中的最后一個，但通常是選擇的第一個元件，而接收器的其余部分是圍繞ADC構建的。

接下來，我們回顧一些注意事項。選擇頻率規劃選項。頻率規劃是選擇頻率轉換方法的過程，當使用可用組件實現時，通過合理的濾波器設計產生最低的雜散性能。當RF工程師第一次做出這個決定時，有一些次優頻率計劃的選項和影響可能會使這成為一項艱巨的任務。幸運的是，CAD工具和可用組件的現代進步使頻率規劃成為一項更易于管理的任務。

一般來說，從虛假的角度來看，2 nd 或3 rd ADC奈奎斯特區的IF頻率較高是優選的。我們將通過首先顯示將10 GHz工作頻段轉換為3 GHz ADC的1 st 奈奎斯特的頻率規劃來概述其優勢，然后展示在2 nd運行時的優勢奈奎斯特區。

圖2顯示了10 GHz的1 GHz工作頻段到3 GSPS ADC的1 st 奈奎斯特區的頻率轉換。說明了兩個主要問題。首先，RF圖像頻率與工作頻帶非常緊密地間隔，需要非常難以用于圖像抑制的濾波器。其次，從IF放大級產生的任何IF都是帶內的，無法通過抗混疊濾波器進行濾波。

圖3顯示了在相同的RF工作頻帶中進行采樣的比較。 2 nd 奈奎斯特區。較高的IF頻率導致圖像頻率遠離工作頻帶，并且RF圖像濾波器明顯更容易實現。此外，IF放大器中產生的任何諧波都可以通過抗混疊濾波器進行濾波，并且將創建的唯一IF諧波是ADC本身內部的諧波。

使用Keysight Genesys工具可用于快速得出相同的結論。圖4來自WhatIF頻率規劃工具。圖4顯示了WhatIF頻率規劃工具，其中設置為10 GHz工作頻段，1 GHz瞬時帶寬，高端LO選擇以及搜索高達五階雜散。無雜散區以綠色顯示，在這種情況下，落在3 GSPS ADC的2 nd 奈奎斯特區。

組件使能器

作為任何頻率規劃分析的后續工作，應在接收器的預期工作條件下評估混頻器和ADC，以驗證雜散和噪聲性能。

最近發布的高性能3 GHz至20 GHz混頻器包括LTC5552和LTC5553。圖5顯示了這些設備的主要功能。這些是同類最佳的高線性寬帶混頻器，可直接適用于寬帶接收器架構。主要區別在于LTC5552具有差分IF輸出，而LTC5553在所有端口上均為單端。差分IF輸出允許整個IF鏈保持差分，從而消除了通常添加到ADC輸入的平衡 - 不平衡轉換器。差分IF放大器可通過實現完全差分IF部分而實現，唯一的設計調整是將差分濾波器引入IF信號鏈。

最近發布的28 nm ADC是AD9208是一款14位，3 GSPS雙通道ADC，具有本文前面提到的許多功能集和特性。高輸入帶寬和采樣分辨率以及數字功能（如四個集成DDC和NCO）使AD9208非常適合許多EW接收器系統和應用。此外，9 GHz的高模擬輸入帶寬允許AD9208直接采樣到2 nd 和3 rd 奈奎斯特頻率。即使是4 th 奈奎斯特采樣也可以使用干凈的低抖動參考時鐘，以最大限度地降低更高輸入頻率下的SNR衰減。

RF接收器設計人員面臨的一個持續挑戰是每個關鍵時刻ADC指標隨輸入頻率降低。這對于噪聲和無雜散動態范圍都是如此。除硅限制外，還需要仔細的封裝設計，以適應從硅到封裝層壓板以及從封裝到PWB的RF發射，以保持GHz轉換器的輸入帶寬。

精心設計的RF I / O結構與輸入頻率相比會逐漸降低。在設計中沒有這些考慮因素的情況下，通常存在輸入頻率，其中性能急劇下降。這在圖7中概念性地說明。當為應用程序篩選轉換器時，在提交設計之前花費了很多努力來驗證性能。對于工作在GHz頻率范圍內的RF采樣ADC而言，這一點變得越來越重要，在應用ADC選擇之前，應充分了解性能響應與頻率的關系。

結論

已經討論了幾種寬帶應用和接收機設計考慮因素的綜述。 EW應用特別具有挑戰性，因為需要具有寬工作頻帶和盡可能多的瞬時帶寬的接收器。這些挑戰表明，對于單個下變頻接收器架構，在較高ADC奈奎斯特區域中的操作將產生改善的雜散性能。該目標對ADC的輸入帶寬和混頻級的性能參數提出了挑戰。幸運的是，現在可以使用具有擴展輸入頻率范圍的高速28 nm ADC和寬帶高線性混頻器等組件，為下一代接收器奠定基礎。圖6顯示了一個完整的保護解決方案。