摘要：通過對不同線寬、不同介質厚度、不同介電常數變化、線路層棕化、線路補償等影響因素研究，分析影響PCB阻抗的主要因素和阻抗影響不同程度，為PCB高精度阻抗設計提供最佳建議方案。

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前言

在IC（集成電路）集成應用中，裝配后的PCBA（印制電路板組裝件）信號傳輸頻率（發射）高到某一定值后，將受到PCB導線本身的影響，從而導致傳輸信號的嚴重失真或完全喪失。這表明在高集成PCB導線所流通的不是電流，而是方波訊號或脈沖在能量上的傳輸，這種訊號傳輸時所受到的阻力稱之為“阻抗”。特別是在電子通信業對高頻、高速信號等技術的快速推廣及運用背景下，客戶對PCB的要求不僅僅是滿足物理性能，對PCB電氣性能的要求日益增加，如7%、5%阻抗公差，插入損耗控制等等。PCB制造業面臨的挑戰也不僅僅是加工工藝能力的考驗，更多將是對設計能力的考驗。由此可見，阻抗在IC高度集成化的PCB應用中越來越重要。

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試驗方法

1.1 設備與材料

設備：CITS900S4 Polar阻抗測試儀；TEKTRONIX阻抗測試儀。

材料：規格為1080、2313、2116、7628的半固化片；0.10 mm內層芯板。

1.2 試驗項目

（1）不同線寬對單線阻抗、差分阻抗的影響；

（2）不同介質厚度對單線阻抗、差分阻抗的影響；

（3）不同εr（介電常數）變化對單線阻抗、差分阻抗的影響；

（4）介質厚度管控之阻抗條和單元內阻抗控制區殘銅率的影響；

（5）線路層棕化（或黑化）對阻抗值的影響；

（6）線路補償對阻抗的影響。

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結果與討論

2.1 線寬變化對單線阻抗、差分阻抗的影響

線寬控制是影響PCB阻抗控制精度的重要因素。采用不同半固化片、阻抗線寬測試對阻抗的影響，如表1、表2所列。

半固化厚度越厚，線寬的寬度變化對阻抗值的影響越小。半固化厚度越薄，線寬的寬度變化對阻抗值的影響越大。特別是介質層中如果使用單張1080或更薄的半固化片作為阻抗線的介質層時，需要特別注意管控阻抗線寬的波動范圍。

2.2 介質厚度對單線阻抗、差分阻抗的影響

介質厚度對阻抗精度有很大的影響，介質厚度包括芯板的介質層厚度和半固化片壓合后的厚度。采取不同半固化片和介質厚度分析對阻抗的影響，如表3、表4所列。

介質層厚度越薄，介質層厚度的波動對阻抗線阻值的影響越大；介質層厚度越厚，介質層厚度的波動對阻抗線阻值的影響越小；特別是介質層中如果使用單張1080或更薄的半固化片作為阻抗線的參考層對應的介質層時，需要特別注意管控此介質層厚度的波動范圍。

2.3 不同ε（介電常數）對單線阻抗、差分阻抗的影響

采取不同半固化片的介電常數分析對阻抗的影響，如表5、表6所列。

介電常數每變化0.1時，對單線阻抗線阻抗值的影響約為10%；對差分阻抗線的阻抗值影響約為8%。

2.4 介質厚度管控之阻抗條和單元內阻抗控制區的殘銅率對阻抗的影響

介質厚度＝半固化片厚度-銅厚*（100%-殘銅率），因此，在相同半固化片結構下，影響介質層厚度的其中一個主要因素為殘銅率，而殘銅率與Gerber圖形設計相關聯。因此要區分阻抗線所在位置的殘銅率大小。

以下為不同殘銅率對介質厚度的影響度。以1080半固化片的理論厚度0.083 mm，內層銅厚35 μm為例，不同的殘銅率變化對介質厚度的影響度如表7所述。

從表7可知，殘銅率每改變10%，介質厚度將改變4.2%，對差分阻抗線寬/線距（0.10 mm/0.152 mm）的阻抗值影響度為2.08~2.38 ohm。若阻抗中值為76 ohm，阻抗公差按±10%（7.6ohm）管控，則殘銅率每改變10%時，對阻抗值偏差的貢獻度為26%~31%。

為了讓阻抗測試專用測試板上的阻抗值（CITS900S4 Polar阻抗測試儀只能使用專用測試板）更接近于單元內的阻抗值，在工程設計時阻抗測試板與單元內的殘銅率應盡量保持一致。當阻抗測試板的殘銅率與單元內的殘銅率極差達到5%以上時，阻抗測試板上的阻抗線寬設計與單元內的阻抗線寬設計需分開制作。如圖1這種阻抗線分布的情形，在計算殘銅率時不能按整個單片的面積大小來計算殘銅率，而應該根據阻抗線分布的區域銅面范圍來計算殘銅率。

2.5 內層芯板棕化對阻抗值的影響

為了增加內層銅面與半固化片的結合力，壓合之前需要對內層圖形做棕化或黑化。通過對銅表面進行微蝕，同時對阻抗線也會作相應的蝕刻處理，經切片分析棕化前與棕化后將有3 μm~5μm的線寬減少量。對于精細密的阻抗線的阻抗值影響約3.1Ω。棕化微蝕對阻抗值的影響度比重占阻抗公差的30%以上，因此，工程在阻抗線補償時需要增加棕化補償（通常是補償值的1/4），內層銅厚為35 mm時正常補償0.02 mm后再加補0.005 mm。

2.6 線路補償對阻抗的影響

圖2是高亮顯示的阻抗線，如果補償量與其他板內的線一樣進行補償，因其分布在相對獨立的區域，蝕刻后的板容易出現局部阻抗線線幼的問題，阻抗會局部偏大。

圖2高亮顯示的阻抗線工作稿設計線寬/線距為0.094 mm/0.109 mm，目標管控阻抗值（85±8.5）Ω。使用TEKTRONIX阻抗測試儀測量板內此組阻抗線，阻值為91.25Ω~95.5Ω，最大值超出阻抗管控規格，同時阻抗值的波動范圍為4.25Ω，如圖3所示。

從切片數據（圖4）分析來看，在各項影響阻抗值的因素中，外層線寬超出管控值的下限，介質厚度超出上限，其它可能產生變異的因素數據相對比較穩定，從阻抗分析的影響因素來看，主要是線幼和介質層超厚導致阻抗偏大。

將外層切片數據代入阻抗計算模型，如圖5所示。對阻抗各影響因素進行層別分析，可以發現，當介質層很薄時，阻抗線寬對阻值的影響度很大。因此，在工程設計時對不同的阻抗線寬應進行區分補償，特別是密集區、稀疏區、獨立區應該進行分段補償。即使是同一組線或同一根線，也需要按其在PCB上的區域分布進行區分補償，這樣才能使阻抗值的波動范圍盡量的減小。

2.7 小結

通過上述試驗和分析，影響PCB阻抗的主要因素和阻抗影響不同程度，如表8所列。

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結論

通過上述試驗和分析，高精度阻抗在設計時應根據不同半固化片類型來管控阻抗，建議管控方案如下：

（1）當半固化片的厚度越薄時，需要管控介質層厚度的波動范圍，主要從阻抗線的圖形分布，來確定殘銅率的計算。

（2）當半固化片的厚度越薄時，需要管控阻抗線寬的波動范圍，主要從阻抗線的圖形分布，來確定分段補償的方式。同時對于內層阻抗，根據棕化前處理的微蝕量對阻抗線寬進行補償。

（3）當ε值偏離真實的ε值達到0.5時，對阻抗值的公差范圍影響度接近50%，因此在實際生產中，應根據實際生產結果來反推ε值，讓ε值穩定在0.1的波動范圍。