1 引 言

最近，TD-SCDMA 綜合測(cè)試儀引起國(guó)內(nèi)研究機(jī)構(gòu)和國(guó)外測(cè)試儀表業(yè)巨頭很大興趣。文獻(xiàn)[1]指出了TD2SC2DMA 綜合測(cè)試儀是產(chǎn)業(yè)鏈的薄弱環(huán)節(jié)，文獻(xiàn)[1-2]提出了采用綜測(cè)儀構(gòu)建一致性測(cè)試系統(tǒng)的方案。Agilent、R &S 等計(jì)劃推出相應(yīng)產(chǎn)品或正在進(jìn)行研發(fā)。

綜合測(cè)試儀總體結(jié)構(gòu)都由物理層、高層協(xié)議棧、主控，測(cè)量算法4 部分組成。TD-SCDMA 與WCD2MA、CDMA2000 、GSM 綜合測(cè)試儀的主要區(qū)別是物理層，其他部分可以借鑒已有測(cè)試系統(tǒng)。文獻(xiàn)[3 ]給出了WCDMA/ GSM 手機(jī)測(cè)試系統(tǒng)主控的軟件設(shè)計(jì)。

TD-SCDMA 系統(tǒng)與WCDMA 系統(tǒng)高層協(xié)議棧基本相同。測(cè)量算法也可以借鑒W DM 綜合測(cè)試儀的相應(yīng)算法。所以實(shí)現(xiàn)物理層是實(shí)現(xiàn)TD-SCDMA 綜合測(cè)試儀的關(guān)鍵，需要重新研究設(shè)計(jì)。

綜合測(cè)試儀物理層具有系統(tǒng)仿真功能和射頻數(shù)據(jù)采集雙重任務(wù)。一般基站的物理層功能與系統(tǒng)仿真功能類似。雖然目前已經(jīng)有大量文獻(xiàn)討論WCDMA 基站實(shí)現(xiàn)各個(gè)方面的問題，如文獻(xiàn)[4]比較了各種硬件平臺(tái)方案，文獻(xiàn)[5] 分析了各個(gè)算法的快速實(shí)現(xiàn)方法。但是，由于綜合測(cè)試儀物理層具有雙重任務(wù)，所以需要研究設(shè)計(jì)新的物理層實(shí)現(xiàn)方案來(lái)滿足要求。

本文在第2 部分簡(jiǎn)要介紹了物理層與綜合測(cè)試儀其他部分的接口，第3、4 部分分別描述了物理層硬件平臺(tái)實(shí)現(xiàn)方案，DSP 和F PGA 程序設(shè)計(jì)方案。第5部分總結(jié)了物理層實(shí)驗(yàn)結(jié)果。

2 物理層接口

綜合測(cè)試儀采用XI 總線架構(gòu)，邏輯功能如圖1示。

圖1 綜合測(cè)試儀邏輯功能圖

綜合測(cè)試儀物理層通過(guò)LVDS （ 低電壓差分信號(hào)） 接收來(lái)自Ae roFlex3030 的12 倍速IQ 信號(hào)，經(jīng)過(guò)處理，把結(jié)果分2 路通過(guò)PXI 傳給測(cè)量算法以及協(xié)議棧。測(cè)量算法接收到物理層采集的12 倍速數(shù)據(jù)，得出ACL R、OBW、EVM 等測(cè)量數(shù)值。高層協(xié)議棧接收物理層解調(diào)的TD-SCDMA 信號(hào)，進(jìn)一步進(jìn)行L2 、L3 等高層協(xié)議處理。同時(shí)，物理層接收高層協(xié)議棧的數(shù)據(jù)，使用3 GPP 協(xié)議規(guī)定的算法進(jìn)行處理之后，以1 倍速信號(hào)通過(guò)L VDS 傳輸?shù)紸eroFlex3020 ,最后通過(guò)功分器發(fā)射給待測(cè)終端。

3 物理層硬件平臺(tái)

物理層采用通用DSP 加FPGA 架構(gòu)， 如圖2所示。

圖2 物理層硬件架構(gòu)圖

硬件選用高性能的DSP 處理芯片---德州儀器面向通信應(yīng)用的TMSC320C6416 處理器，其參數(shù)如下：主頻1 GHz ,二級(jí)緩存1 MB ,配備維特比協(xié)處理器（VCP） ,Turbo 碼譯碼協(xié)處理器（ TCP） .F PGA 選用最新的Xilinx Vertex 芯片。

FP GA 與DSP 通過(guò)EMIFA 口以SBSRAM 方式連接，EMIF 時(shí)鐘采用100 MHz[ 6 ]，以確保高速數(shù)據(jù)交換。本設(shè)計(jì)沒有采用單獨(dú)的PXI 接口芯片，而采用TMSC320C6416 內(nèi)置的PXI 接口模塊。采用這種XI 硬件連接，同時(shí)使用優(yōu)化后W 編寫的驅(qū)動(dòng)程序，完全可以滿足射頻12倍速信號(hào)采集的要求，而實(shí)現(xiàn)更加簡(jiǎn)單。

4 DSP 和FPGA 程序設(shè)計(jì)

4.1 FPGA 程序設(shè)計(jì)

F PGA 采用ISE 開發(fā)環(huán)境，使用VHDL 語(yǔ)言描述FPGA 硬件電路。綜合測(cè)試儀物理層與一般基站物理層不同，要實(shí)現(xiàn)更加復(fù)雜的流程， 所以把盡量多的任務(wù)在DSP 完成。F PGA 內(nèi)部只接收DSP 輸出的單倍速的數(shù)字信號(hào)，根據(jù)3 GPP 協(xié)議，實(shí)現(xiàn)根升余弦濾波，采用內(nèi)插方法，把單倍速的數(shù)字信號(hào)變?yōu)?4 倍速信號(hào)， 通過(guò)L VDS 模塊發(fā)送給AeroFlex 3020。同時(shí)，接收Are2oFlex3030 的24 倍速，數(shù)據(jù)分成2 路，一路4 倍速信號(hào)經(jīng)過(guò)根升余弦用于解調(diào)TD-SCDMA 信號(hào)，另外一路12 倍速信號(hào)用于測(cè)量。

4.2 DSP 程序設(shè)計(jì)

DSP 主要功能是根據(jù)3 GP P 協(xié)議接收高層傳輸?shù)?a target="_blank">信息，產(chǎn)生TD-SCDMA 信號(hào)，傳輸給FPGA 以及接收FPGA 4 倍速數(shù)字信號(hào)，之后解調(diào)TD-SCDMA 信號(hào)，把解調(diào)后的信號(hào)傳給高層。同時(shí)傳送12 倍速信號(hào)給射頻測(cè)量。DSP 流程圖如圖3 所示。

圖3 DSP 流程圖

由于FPGA 內(nèi)部RAM 容量的限制，只能緩存一小段時(shí)間內(nèi)12 倍速的數(shù)據(jù)，設(shè)計(jì)時(shí)充分考慮到這點(diǎn)限制。FPGA 只緩存200μs 12 倍速數(shù)據(jù)和5 ms （一個(gè)TD-SCDMA 系統(tǒng)子幀） 4 倍速數(shù)據(jù)。每200 μs 產(chǎn)生定時(shí)中斷給DSP，并設(shè)置相應(yīng)信號(hào)量。DSP 檢測(cè)到是否接收FPGA 數(shù)據(jù)的情況，然后判斷4 倍速數(shù)據(jù)是否收齊以采取相應(yīng)動(dòng)作，這樣就解決了F PGA 內(nèi)部高速RAM 容量有限的問題。

一般以FPGA + DSP 為硬件平臺(tái)的解決方案中，圖3 中產(chǎn)生TD-SCDMA 信號(hào)和TD-SCDMA 信號(hào)解調(diào)2 個(gè)模塊不全部在DSP 中實(shí)現(xiàn)。考慮到本物理層需要復(fù)雜的流程處理，本方案采用全DSP 實(shí)現(xiàn)。

由于圖中生成TD-SCDMA 信號(hào)與解調(diào)TD2SC2DMA 信號(hào)流程互為相反過(guò)程，所以下面只闡述生成TD-SCDMA 信號(hào)部分。為了闡述方便， 考慮沒有智能天線的情況。如果實(shí)現(xiàn)智能天線，只需要稍加擴(kuò)展。生成TD-SCDMA 信號(hào)的流程圖如圖4 所示。

圖4 生成TD-SCDMA 信號(hào)的流程圖

每次調(diào)用成幀過(guò)程，首先采用全DSP 實(shí)現(xiàn)方案所特有的調(diào)度算法判斷是否所有物理信道都處理完畢，如果不是，則選擇一個(gè)物理信道進(jìn)行下一步處理。

采用另一特有調(diào)度算法判斷該物理信道承載的傳輸信道是否處理完畢。每個(gè)傳輸信道處理完畢之后，把各個(gè)傳輸信道處理結(jié)果復(fù)用起來(lái)，成為編碼復(fù)用傳輸信道，再統(tǒng)一處理。依次處理每個(gè)物理信道，最后把所有的結(jié)果一起進(jìn)行調(diào)制等處理。

與已有方案不同，很多用FPGA 實(shí)現(xiàn)的算法，如調(diào)制、擴(kuò)頻、加擾都放在DSP 執(zhí)行。通過(guò)分析協(xié)議，采用查表法可以用DS P 高效實(shí)現(xiàn)調(diào)制、擴(kuò)頻和加擾，不會(huì)對(duì)DSP 產(chǎn)生過(guò)大負(fù)荷。

5 實(shí)驗(yàn)結(jié)果

本物理層支持高速率數(shù)字信號(hào)采集。采集的信號(hào)，經(jīng)過(guò)相應(yīng)射頻測(cè)量算法計(jì)算，即可完成各種終端射頻指標(biāo)測(cè)量。圖5 表示呼叫狀態(tài)下EVM測(cè)量結(jié)果。

圖5 呼叫狀態(tài)下EVM 測(cè)量

該物理層支持豐富的終端業(yè)務(wù)能力測(cè)量。表1列出了物理層支持的有代表性的業(yè)務(wù)，以及相應(yīng)實(shí)測(cè)DSP 的負(fù)荷。

表1 物理層支持的業(yè)務(wù)

6 結(jié) 論

基于綜合測(cè)試儀物理層的雙重任務(wù)特點(diǎn)，本文詳細(xì)闡述了TD-SCDMMA綜合測(cè)試儀物理層的硬件構(gòu)成， FPGA 和DSP程序設(shè)計(jì)。大部分任務(wù)采用全DSP 實(shí)現(xiàn)，具有開發(fā)周期短的優(yōu)點(diǎn)。

物理層在863 項(xiàng)目大力支持的綜合測(cè)試儀項(xiàng)目中是實(shí)現(xiàn)難點(diǎn)，該方案發(fā)揮了重要作用，順利通過(guò)了專家組驗(yàn)收。該綜合測(cè)試儀已經(jīng)被無(wú)線電管理委員會(huì)、MTNET和眾多廠商廣泛采用，推動(dòng)了TD產(chǎn)業(yè)發(fā)展。

目前，在該方案基礎(chǔ)之上，經(jīng)過(guò)改進(jìn)，系統(tǒng)仿真器進(jìn)一步具備了支持HSDPA 終端測(cè)試的能力。今后將繼續(xù)研究設(shè)計(jì)以支持終端協(xié)議一致性測(cè)試和多模終端測(cè)試。