文章來源：學習那些事

原文作者：小陳婆婆

本文介紹了MOS集成電路中的等比例縮小規則和超大規模集成電路的可靠性問題。

等比例縮小規則是MOS集成電路設計中常用的一個規則，它有助于理解微電子工藝升級對集成電路性能提升所起的作用。這個規則主要包括恒定電場（CE）理論、恒定電源電壓（CV）理論和準恒定電源電壓（QCV）理論。

一、等比例縮小的3個規則

1、恒定電場等比例縮小規則

基本原理：在器件橫向和縱向尺寸縮小的同時，將其電壓按同一比例因子a縮小，目的是保持在縮小的器件中電場形態與在原先的器件中一樣。由于電壓和電流同時縮小，導通電阻保持不變，本征延時的減少主要得益于柵電容的縮小。

優點：器件的速度提高為原來的a倍，消耗的功率為原來的1/a2，占用的芯片面積為原來的1/a2。電路的速度將以線性關系增加，芯片的集成度按二次方關系增加，而功率密度仍然保持不變。

2、恒定電源電壓等比例縮小規則

基本原理：只有器件的尺寸縮小，而電源電壓保持不變。

優點：相比CE理論，CV理論在實際應用中更容易實現；器件的性能得到一定的提升，同時避免了CE理論中一些參數不能按比例變化的問題。

缺點：由于電源電壓保持不變，器件的功耗密度可能會增加；需要采取其他措施來降低功耗，如優化電路設計和工藝參數。

挑戰：功耗密度增加，功耗密度按面積平方的關系增大，對電路的大規模集成不利；熱載流子注入效應，器件尺寸縮小導致溝道橫向電場強度增加，引發熱載流子注入效應；柵氧的經時擊穿，柵氧化層減薄導致強電場下碰撞電離產生的高能量電子破壞柵氧化層的絕緣性。

解決方案：準恒定電壓等比例縮小規則（QCV理論），器件尺寸和電源電壓按不同的比例因子縮小，以平衡性能和功耗；優化電路設計和工藝參數，通過優化電路設計和工藝參數來降低功耗，如采用LDD工藝技術改善熱載流子注入效應；采用高k柵介質材料，使用高k柵介質材料來增強柵氧化層的絕緣性，減少經時擊穿的風險。

3、準恒定電源電壓等比例縮小規則

基本原理：器件的尺寸和電源電壓都按一定的比例縮小，但縮小的比例不完全相同。

優點：相比CE和CV理論，QCV理論在實際應用中更加靈活。可以在一定程度上平衡器件性能和功耗之間的關系。

缺點：需要精確控制器件尺寸和電源電壓的縮小比例，以實現最佳的性能和功耗平衡。

實現方式：QCV理論，作為CE理論和CV理論的折中，QCV理論使工藝尺寸和電壓分別按不同的比例因子進行縮小，以平衡性能和功耗。

技術細節：縮小比例，QCV理論中，器件尺寸和電源電壓的縮小比例并不完全相同，具體比例取決于設計需求和工藝條件；對電路性能的影響，通過優化器件尺寸和電源電壓的縮小比例，QCV理論能夠在提升電路性能的同時，有效控制功耗。

實際應用案例：便攜式電子設備，隨著器件特征尺寸縮小到微納米量級，便攜式電子設備對降低電路功耗提出了更高要求。QCV理論通過折中考慮電源電壓和器件尺寸的縮小比例，滿足了這一需求；DRAM發展，在DRAM的發展中，QCV理論也得到了應用。通過縮小存儲單元面積、增大芯片面積和改進單元結構設計，QCV理論有助于提高DRAM的集成度和性能。

電路性能提升：速度和功耗平衡，QCV理論通過平衡器件性能和功耗之間的關系，實現了電路速度的提升和功耗的有效控制；可靠性提升，采用QCV理論設計的電路具有更高的可靠性，能夠滿足高性能及高可靠性的要求。

4、等比例縮小規則在MOS集成電路中的應用

提高電路性能：通過縮小器件尺寸，可以減小溝道長度和寄生電容，從而改善集成電路的性能和集成度。

降低功耗：縮小器件尺寸可以降低功耗，提高電路的能效比。

增加集成度：縮小器件尺寸可以增加芯片的集成度，實現更多的功能在更小的芯片面積內。

等比例縮小規則在MOS集成電路設計中具有重要意義。在實際應用中，需要根據具體需求選擇合適的縮小理論，并進行相應的電路設計和工藝參數優化，以實現最佳的性能和功耗平衡。

二、VLSI突出的可靠性問題

在等比例縮小原理下，器件尺寸縮小k倍，電源電壓減少k倍，摻雜濃度增加k倍。這一規則使器件溝道長度縮小到90nm，但也帶來了兩個致命的可靠性問題：電遷移危險增加和柵氧化層中的電場增強。如果器件為保持與現有邏輯兼容而保持恒定電源電壓的等比例縮小，這些問題將更為嚴重，電流密度和電場將隨縮小因子增加，導致功率密度增加和結溫升高。

上表列出了不同廠家器件的失效數據，其中主要失效機理包括鋁金屬化腐蝕和氧化層問題，這與超大規模集成電路（VLSI）的可靠性問題相吻合。MOS器件的柵氧化層對電場增強特別敏感，高電場會引起薄氧化層的擊穿和熱電子的俘獲，這是MOS器件的基本失效機理。目前，MOS器件的柵氧化層厚度可以小于1.2nm，但為了在25℃、5V環境下工作10年，最薄的柵氧化層厚度應不小于7.2nm，隨著溫度的上升，氧化層還需加厚。

電遷移是接觸和互連的主要失效機理，是由電流引起的金屬原子沿互連線的遷移。金屬原子受靜電和“電子風”力的作用而產生移動，引起金屬線或接觸部位斷路或相鄰金屬線的短路。

上表列出了連接孔的最大電流密度。在設計上通常規定金屬鋁通過的最大電流密度是1mA/1um鋁線寬，其他金屬也可以根據具體情況進行折合。

針對以上可靠性問題，可以采取以下解決方案和緩解措施：

電遷移問題

材料選擇：用銅（Cu）代替鋁（Al）互連，因為Cu具有較低的電阻率、較高的電導率和較高的熔點。

合金使用：使用Al和Cu合金互連，以提高平均失效時間（MTTF）。

設計優化：避免互連中的直角彎曲，采用層間電介質和互連摻雜劑來減少傳播延遲和內部電容。

控制電流密度：在設計上規定金屬鋁通過的最大電流密度，以避免電遷移引起的金屬線或接觸部位斷路或短路。

改進互連設計：減少VLSI電路塊之間的信號時間延遲，降低時鐘偏斜。

柵氧化層擊穿問題

降低工作電壓：從電路設計的觀點看，降低工作電壓無疑是提高可靠性指標的一個重要因素。

增加氧化層厚度：加速試驗表明，為了使器件能在25℃、5V環境下工作10年，最薄的柵氧化層厚度應不小于7.2nm，隨著溫度的上升氧化層還得加厚。

信號完整性和噪聲問題

解決方案：使用去耦電容來抑制電源噪聲，在布線設計時采用適當的屏蔽和間距來減少串擾，設計合理的電源和地線網絡，以減少地彈噪聲，采用終端匹配技術減少信號傳輸線上的反射。

緩解措施：在電路設計階段就需考慮信號完整性的要求，通過仿真工具在早期發現并解決潛在的問題。

通過以上措施，可以有效提高VLSI器件的可靠性，滿足高性能和高可靠性的要求。