Steve Lou

Principal Product Marketing Specialist

FemtoClock 3無線（3W）有兩個主要應用：一個是有線通信中224G PAM SerDes參考時鐘，另一個是無線通信中“5G Advanced”無線電單元或小型蜂窩。

由于最近GPU farm/AI節點的增加，Gen AI的所有網絡速度都將從112G PAM4 Serdes轉移到224G PAM4 SerDes（從 800G到1.6T）。多家以太網芯片供應商–Broadcom、Nvidia、Marvell和Cisco將很快在市場上推出以太網交換機芯片組解決方案，超低抖動時鐘解決方案對他們來說變得至關重要。FemtoClock 3W（RC38312A）針對此應用。

圖1 FemtoClock 3W（RC38312A）框圖

RC38312A功能

超低相位噪聲合成器，12kHz至20MHz區間的RMS jitter低于25fs RMS，在4MHz HPF條件下獲得。

3個DPLL和3個FOD，支持4個頻域。

支持JESD204B/C。

12個時鐘輸出，帶獨立整數分頻器：

- 8：LVDS、HCSL（AC-LVPECL）或CML。

- 4：LVDS、HCSL（AC-LVPECL）或LVCMOS。

輸出頻率范圍：

- CML：DC to 2.5GHz。

- LVDS或HCSL：DC to 1GHz。

- LVCOMS：DC to 250MHz。

4個差分或8個單端時鐘輸入。

可采用1.8V單電源供電。

功耗小于1.5W。

224G PAM4 SerDes的時鐘要求

224G PAM4 SerDes的時鐘要求非常嚴格，而FemtoClock 3W可以滿足這些要求。224G PAM4的抖動要求低于25fs（12kHz至20MHz），在4MHz HPF條件下，FemtoClock 3W有充分的裕量滿足該要求。

圖2 顯示20fs超低抖動的圖表

支持有線和無線的時鐘應用

RF頻率合成器是當代先進的通信技術軟件定義無線電系統中的重要組件。這些合成器的頻譜純凈度至關重要，因為它直接影響可實現的最大數據速率和信噪特性。在RF應用中，頻率合成器必須提供具有寬調諧范圍和精確頻率分辨率的高頻時鐘。要達到這些苛刻的性能標準，不僅需要有限的功耗和緊湊的芯片面積，還需要最小的雜散和相位噪聲。

在實際的1024-QAM應用中，您可以了解抖動對圖的影響。該協議仍然有助于減少錯誤。在商用SDR通信系統中，最佳時鐘抖動性能是贏得頂級客戶業務的關鍵。它會影響傳輸距離和數據速率。

高級架構

在4G無線電設計中，PLL系統使用外部VCXO提供低抖動時鐘解決方案，JESD204B/C由PLL和FPGA實現。復雜性和成本是觸發創新的關鍵因素，而同步使用的是另一個DPLL。它使定時系統帶有同步DPLL、FPGA和帶有外部VCXO的雙環路抖動衰減器，總共4個組件。

在當代無線射頻設計中，FemtoClock 3W進行了改進，包括支持低相位噪聲PLL的單芯片、3DPLL、3小數輸出分頻器（FOD）、Combo總線、SysREF/JESD204B/C引擎和用于同步應用的TimeSync模塊。

用于無線射頻應用的超低相位噪聲

如前所述，相位噪聲對于毫米波無線射頻應用至關重要。FemtoClock 3W基于BGA封裝（低串擾）、低相位噪聲PLL（Kronos PLL）、最高2.5GHz CML輸出（高頻輸出通道）、相位調整和補償而設計。

圖3 122.88MHz的相位噪聲曲線

3GPP時間表

Rel-19內容是在2023年12月的TSG（#102）上決定的，對于定義“5G-Advanced”的客戶來說至關重要。

圖4 3GPP時間表

結論

FemtoClock 3W是瑞薩電子最新的PLL技術，支持無線和有線應用。采用單個1.8V電源，提供最低的功耗和超低相位抖動時鐘輸出。

FemtoClock 3W是無線射頻單元和1.6T以太網交換機的224G PAM4 SerDes參考時鐘的最佳時鐘解決方案。

瑞薩電子(TSE: 6723)

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