本次技術分享介紹VeriStand的執(zhí)行機制以及該機制下信號傳輸?shù)难舆t，當仿真測試對信號延遲有一定要求時，考慮VeriStand執(zhí)行機制的影響是必要的，現(xiàn)在請跟隨小編的步伐一起學習吧！

本文教程：

VeriStand執(zhí)行機制

一、硬件單點采樣

VeriStand添加通道時默認使用的是硬件單點采樣模式，該模式下采集數(shù)據(jù)不會在緩存中停留等待，這是由于硬件單點采樣模式不帶緩沖機制，無需等待采集到特定個點數(shù)后再讀取。

在VeriStand中設置硬件單點定時采集時，將使用機箱背板提供的時鐘來同步AI和AO 。如下圖，硬件定時同步更新 I/O模式下AI采集的值經過了R、P、W步驟后，需要等待下一次時鐘的上升沿才能由AO輸出，即AI、AO操作需要與時鐘信號對齊。

二、VeriStand的工作機制和延遲

1、并行執(zhí)行模式

在并行執(zhí)行模式下，使用硬件定時同步更新 I/O，AI和AO需要與時鐘對齊，AO輸出的是上一次PCL主循環(huán)（Primary Control Loop）中AI讀取并經模型處理的值，所以存在一個PCL執(zhí)行時間的延遲，對于10k模擬頻率的情況，延遲為100μs。

具體原理如上圖，模型的執(zhí)行結果直接傳輸?shù)较乱籔CL主循環(huán)，AI、AO都對齊來自機箱背板的時鐘信號實現(xiàn)同時執(zhí)行，但AO輸出的是上一個PCL的執(zhí)行結果，過程中有一個PCL執(zhí)行周期的延遲。

2、低延遲執(zhí)行模式

低延遲執(zhí)行模式下，AI采集到值并經過模型運算后立刻傳到AO輸出，無需等待到下一次PCL再進行AO輸出；AI在采樣時鐘的上升沿進行采集，AO等待接受到模型執(zhí)行結果后輸出，AI到AO的延遲約等于模型執(zhí)行時間（數(shù)據(jù)的硬件傳輸時間不超過1us）。

此時AI仍然嚴格對齊時鐘，但是AO的更新時間由得到模型處理結果后對AO賦值的時間節(jié)點決定，因為模型的執(zhí)行速度不是精確恒定，AO的輸出節(jié)拍會有抖動，是否產生不良影響由具體情況而定。

3、模型執(zhí)行順序Execution Order

當需要執(zhí)行多個模型且模型之間有數(shù)據(jù)傳遞，模型的執(zhí)行順序設置會對延遲產生較大影響。

還記得之前教程出現(xiàn)過的Execution Order嗎，在這里可以設置模型的執(zhí)行順序，執(zhí)行前后順序按Group分組，默認會把所有模型放到同一分組并行執(zhí)行。下面通過示意圖展示模型執(zhí)行的機制，結論基于驗證實驗推導而來。

3.1 模型的并行執(zhí)行

首先看默認的模型并行執(zhí)行的情況，假設三個模型從上到下依次傳遞數(shù)據(jù)。

三個模型同組的執(zhí)行機制如上圖所示，類似于前文描述的 輸入、模型、輸出 并行執(zhí)行模式，只不過這里變成了模型1、模型2、模型3并行執(zhí)行，即三個模型依舊是同時執(zhí)行，但每次傳遞數(shù)據(jù)到下一個模型都必須等待下一次PCL主循環(huán)。

所以，若VeriStand設置為并行執(zhí)行，三個模型均在同一Group，則上圖中PCL n進行了AI采集并立刻傳輸給模型1運算，經過傳遞，最終在PCL n+2中由模型3輸出最終計算結構，并在下一次的PCL n+3中由AO輸出，AI到AO有三個PCL周期的延遲。

同理，如果VeriStand設置為低延遲模式，三個模型依然是在同一Group，那么AI到AO的延遲=兩個PCL執(zhí)行周期+模型3的執(zhí)行耗時。

3.2 模型的分步執(zhí)行

當模型被安排到前后按順序執(zhí)行的一個個Group時，模型的執(zhí)行機制就類似于上文中描述的VeriStand低延遲執(zhí)行模式。

如上圖所示，三個模型不是并行執(zhí)行，其按照設置的Group順序前后進行。

若VeriStand設置為并行執(zhí)行，模型執(zhí)行順序按照分組前后執(zhí)行：AI在PCL n開始時采集，經過三個模型計算，運算結果在PCL n+1開始時由AO輸出，AI到AO的延遲為一個PCL周期。

若VeriStand設置為低延遲模式，模型執(zhí)行順序按照分組前后執(zhí)行：AI在PCL n開始時采集，經過三個模型計算，運算結果在第三個模型執(zhí)行結束后立刻由AO輸出，無需等待到下一次PCL主循環(huán)，AI到AO的延遲約等于三個模型的計算耗時。

4、實驗驗證

感興趣的小伙伴可以參考上圖的原理設計一個實驗來驗證本文所提到的兩種執(zhí)行模式的原理和延遲。其中，信號發(fā)生器產生三角波輸入到AI 0，VeriStand采集到AI 0的數(shù)據(jù)后映射到模型，模型不改變值并直接輸出到AO 0，AO 0輸出電壓到AI 1，將AI 0、 AI 1、AO 0顯示在波形顯示面板。

上圖統(tǒng)計了各設置下執(zhí)行時AI 0到AO 0的實驗真實延遲，本次實驗的VeriStand目標頻率是1k，1ms等價于1個PCL周期，大家可以自己推導一下理論延遲做對比；兩設置排列組合下所有情況的延遲都符合理論預設的預期。

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