無可否認，不論是半導體技術還是其產業本身，都已經成為所有市場中最大的產業之一。全球媒體、企業和政府也紛紛把目光投向了半導體工廠的下一個建設地。而每一次的技術革新都會進一步增加對智能設備的需求，半導體芯片的重要性也隨之變得愈加突顯。

然而，人們對半導體的變遷史和崛起卻未必同樣熟悉。從家用電器到智能手機，半導體是驅動電子設備不可或缺的元件。本期文章就來追溯一下這一核心元件的起源，了解一下它是如何成為我們日常生活的重要組成部分的。

以下六部分將詳細介紹半導體的特征及工藝：“計算機與晶體管（Computers and Transistors）”、“工藝與氧化（Process and Oxidation）”、“光刻（Photolithography）”、“蝕刻（Etching）”、“沉積（Deposition）”和“金屬布線（Metal Wiring）”。這些文章著重于說明技術之間的相關性。

一、計算機、晶體管的問世與半導體

1人類的欲望 : 計算機的誕生

從家庭到職場，人類一直在探索可以將各種場景中的日?；顒雍唵位姆桨浮＿@也讓技術設備的不斷升級成了創新思想家們（Innovative thinker）一直關注的焦點。人類的這種欲望促使只能做簡單運算的機器不斷升級為更實用、更精密的設備。

從古至今，人類從未停止過發明機器的腳步。1871年查爾斯·巴貝奇（Charles Babbage）的分析機（Analytical Machine）就是最具代表性的實驗創舉。只要在分析機（Analytical Machine）插入名為穿孔卡片（Punched card/Punch card）的輸入信息載體，就可以進行任何數學運算：分析機讀取穿孔卡片的指令后，反復進行各種數學運算，最后在機器的另一頭輸出其結果值。就跟紅白機（Famicom）的運作原理一樣，想玩什么游戲，就插什么游戲卡。

雖然分析機沒有最終完成，卻給我們帶來了啟發。分析機具備了現代計算機的所有設計思想：穿孔卡片和輸出設備相當于現在的存儲器。所以說分析機就是CPU*的雛形。

查爾斯·巴貝奇（Charles Babbage）設計的分析機是用蒸汽作為動力源的。簡言之，就是一臺用金屬和木材制作存儲器和CPU，并用蒸汽機驅動的計算機。可見，從那時起，人們已經開始形成有關計算機運作原理的初步思想了，但沒有把計算機與“電路”掛鉤。那么，就讓我們來看看電路是如何成為現代計算機核心元件的吧。當時，分析機的出現并沒有帶來石破天驚的震撼，也沒有被廣泛接受，但如今，以電路為核心的計算機卻完全顛覆了世界。

*CPU：全稱為Central Processing Unit，中央處理器，相當于計算機的大腦。

2電控計算機

以電路為基礎的設備，比蒸汽、人力和水力驅動更先進。因為它可以更快、更高效地控制信號。以蒸汽驅動為例，蒸汽必須要達到一定水平才可以運轉機器，除了反應速度慢之外，高壓輸送更需要使用厚實的輸送管，大大降低了功效。為了更形象地說明，假設我們要讓一扇門的開關受粗繩拉動的控制：以蒸汽為動力源的話，我們需要拉動繩索以打開鍋爐閥門并驅動蒸汽，隨后更要等上一段時間，待蒸汽到達能推開門的壓力強度；然而，如果以電力為動力，只需一個按鈕和發動機就夠了，機器的體積變小了，還能大大提高功效和反應速度。

電的發現讓人類用電控制計算機的想法開始萌生，并成為了當時的一大主流思想。很多科學家開始嘗試用電力來驅動計算機，其中電子數字積分計算機（ENIAC，Electronic Numerical Integrator and Computer）就是這種嘗試的一大成果。與用齒輪和蒸汽動力來驅動的分析機不同，ENIAC采用了真空電子管和各種電路來驅動計算機。從“真空電子管”這一名稱就不難看出，ENIAC的動力源正是電力。

ENIAC的體積龐大，足以占據一個房間的面積。如此巨型的計算機，耗電量也達到了170kW，與同時使用170臺微波爐的耗電量相當。當然，不愧于其龐大的體積和耗電量，ENIAC解決了當時的不少問題。相比咯吱作響“慢悠悠”運作的齒輪，采用17萬根真空電子管的ENIAC也有著算是“破天荒”的運算速度。另外，ENIAC為氫彈的發明和仿真方法學 （Simulation Methodology）的創立也做出了不可磨滅的貢獻。

然而，眾所周知，ENIAC的性能其實還趕不上20世紀90年代的手提電腦。為了驅動一臺低性能的電子計算機，功耗竟等同于同時運作170臺微波爐，簡直難以置信。而且，如此龐大的身軀，談何普及？退一萬步說，就是把ENIAC的體積縮小到其十分之一，也無濟于事。毋庸置疑，相比上一代的蒸汽驅動設備，ENIAC在性能方面的確進步了不少。但想將其普及到“人手一臺”，在體積和效率方面還有很長一段路要走。顯然，ENIAC無法為人類創造其預想中的未來。世界呼喚進一步的創新，晶體管應運而生。

3晶體管的問世

上文說道ENIAC采用了真空電子管，那這些電子元件的作用是什么呢？當時，人們已經明白只要能控制信號就可以制成運算機器。上文談到的蒸汽自動門案例就是最好的證明：用粗繩（工具）控制蒸汽（信號），并設置了“只要拉繩就開門”的指令。電驅動自動門作為蒸汽驅動的升級版，其運作原理也是一樣，利用開關來控制流入引擎的電流，以此來完成對門的操作。

歸根到底，其實計算機就是在蒸汽自動門的基礎上，增加了大量的輸入和輸出，然后在其內部安裝數千個輸送管，連接形成各種復雜的邏輯結構。蒸汽自動門只有開門和關門的作用，但試想一下，在此基礎上，還可以進一步延伸，比如用一根粗繩同時開兩扇門，或設計一款人站在門口時不會關閉的安全門等。以此類推，計算機就是在蒸汽自動門的基礎上，不斷疊加升級的功能?！按掷K”和“蒸汽輸送管”就相當于真空電子管。

▲一個簡單操作就可以同時打開幾扇門的蒸汽驅動自動門 & 經兩人同意才可以打開的自動門

如果想進一步升級“蒸汽計算機”的功能，改善整體性能，該怎么辦？我們可以增加蒸汽管數量，形成更多的功能，或安裝壓力更大、溫度更高的鍋爐，提高反應速度等。原理雖說很簡單，但現實操作起來卻談何容易？

蒸汽管本身就很大，即使只添加一條管道，增加的體積也相當可觀；想提高鍋爐的性能，不僅需要大量的能源，危險性也會大大增加。當時，真空電子管是人類找到的最好的替代方案。它由電力驅動，沒有像高壓鍋爐爆炸那樣的危險，且運作速度也達到了每秒數十次。當然，真空電子管的缺點就是龐大的耗電量，因此個別真空電子管會經常損壞。為了制造更好的計算機，就要尋找比真空電子管更勝一籌的元件。

1947年，晶體管誕生了。晶體管可以用微小的電量控制大量電流的流動，可謂是顛覆性的創造?？茖W家發現，只要使用以下兩種半導體元件，就可以輕而易舉地連接或斷開信號（參見下圖）。盡管其結構有些復雜，但原理卻跟用粗繩控制蒸汽輸送的道理一樣。在晶體管誕生的那一年，人類發明了一款名叫 BJT*的產品，一直沿用至今。當然，晶體管的問世，也讓半導體這一材料開始映入人們的眼簾。

*BJT：雙極結型晶體管（Bipolar Junction Transistor），即通過一定的工藝將半導體內的P型半導體和N型半導體結合在一起（PN結合）制成的晶體管。

▲晶體管的結構：使用N型和P型兩種半導體。（右圖摘自了解半導體制造技術的圖表）

4所有人的半導體：MOSFET的創新與制造技術

1959年，貝爾研究所的研究員默罕默德·阿塔拉（Mohamed M. Atalla）博士和姜大元（Dawon Kahang）博士共同發明了一種金屬氧化物半導體場效應晶體管（MOSFET，Metal–Oxide–Semiconductor Field-Effect Transistor）。兩人在硅晶圓上形成了兩種半導體層，并在此之上堆疊金屬制成了平面型的晶體管。MOSFET的運作原理與上一代晶體管雖有些不同，但使用方法卻大同小異，其最大亮點就是生產率。

▲姜大元博士的金屬氧化物半導體場效應晶體管（MOSFET）模型結構（摘自（株）圖書出版HANOL出版社）

得益于MOSFET的平面式結構，我們可以在硅晶圓上同時制造出好幾個MOSFET。這意味著，只要把單個MOSFET的大小控制好，在相同面積的晶圓上可以多制作數十倍的晶體管，還可以直接把單個的MOSFET連接在一起。假設采用BJT晶體管制作CPU，即使BJT的制作過程再高效，想把數億根BJT連接成CPU，仍然需要重復焊接以及將其固定在基板上的過程。相反，MOSFET可以一次性達到數億根晶體管結合好的狀態。正因為如此，“在硅晶圓上形成的MOSFET集合”在物理學上被“剝奪”了“半導體”的頭銜。

接下來，我們將一探MOSFET的制作過程。我們常說，建造一個半導體工廠需要投數萬億（韓元）。出乎意料的是，如此的高投入其實就是為了以低成本生產MOSFET。那么半導體工廠是如何采用曝光（Exposure）、蝕刻（Etching）、沉積（Deposition）等半導體領域最常見的工藝來制作“廉價”的MOSFET的呢？讓我們來一探究竟吧！

二、半導體制程工藝概覽與氧化

- 半導體前端工藝 -

01半導體制程工藝概覽

在第一篇的最后，我們說到金屬氧化物半導體場效應晶體管（MOSFET）的平面式結構讓人們可以在晶圓上同時制造出好幾個MOSFET。且與第一代晶體管BJT1不同，MOSFET無需焊接過程。本期內容就讓我們來詳細了解一下具體的制程工藝。

為方便講解，我們先來看一下普通電子零件是怎么制成的。只要拆解身邊的任何一件電子產品，我們便不難發現：其基本結構都是把晶體管、干電池、蓄電池和電感線圈等各種單位電子元器件固定在PCB2上，制程工藝可簡單概括為“電子元器件的制造 → 電子元器件的固定”。

1 BJT ：雙極結型晶體管（Bipolar Junction Transistor），即通過一定的工藝將半導體內的P型半導體和N型半導體結合在一起（PN結合）制成的晶體管。

2 PCB ：印刷電路板（Printed Circuit Board），大部分電子產品采用的一種半導體基板，將電路布置在一個基板上，在其表面上焊接各種電子零件。

同樣，在晶圓上制作 MOSFET時也采用這種順序。晶圓加工的第一道工藝就是“制造”各種電子元器件。說是“制造”，其實就是通過在晶圓上的各種處理，繪制所需的電子元器件。這一過程我們稱之為晶圓加工的前端工藝（FEOL，Front End Of the Line）。隨后，我們需要“固定”這些電子元器件。當然，對于這么小的電子元器件，無法使用直接焊接的方式，而是需要采用與FEOL相似的技術，通過金屬布線在多達數十億個電子元器件之間形成連接。這一過程我們稱之為晶圓加工的后端工藝（BEOL，Back End Of the Line）。FEOL與BEOL加起來，統稱為半導體制造的“前端工藝”。

▲ 圖2：實際工藝順序；在FEOL階段制作MOSFET，然后再以金屬布線代替焊接過程，連接FEOL的各種電子元器件。（摘自：查看原文-https://commons.wikimedia.org/wiki/File:Cmos-chip_structure_in_2000s_(en).svg-）

接下來我們要逐一講解的氧化、光刻、刻蝕等都是FEOL和BEOL中的工藝，各工藝的目的不同，使用特定設備的頻率和次數也各不相同，但根本目的都是為了繪制繁多而精細的電路。

▲ 圖3: 半導體制程工藝概覽及其相關制造公司

一般來說，我們所知道的半導體制造的八大工藝分別為：晶圓制造、氧化、光刻、刻蝕、沉積、金屬布線、測試和封裝。但這八大工藝不能一概而論，如上圖所示，嚴格來說，其實晶圓制造并不是在半導體制造工廠內完成的。此外，金屬布線、封裝和測試，與光刻、刻蝕、沉積等只有單一步驟的工藝不同，是對某個有特定目的的作業流程的統稱。

02玻璃膜覆蓋：氧化

從圖2中可以看出，半導體的制程工藝是從下至上的。這一過程并非像堆積木一樣簡單地把均勻的物質堆積起來就可以。為了把形狀各異的物質在半導體內變成均勻的物質，需要經過多道處理工藝，如不需要的部分就要削減掉，需要的部分還要裹上特定物質等。在這一過程中，還會使用各種反應性很強的化學物質，如果化學物質接觸到不應接觸的部分，就會影響到半導體制造的順利進行。而且，半導體內還有一些物質，一旦相互接觸就會產生短路。氧化工藝的目的，就是通過生成隔離膜防止短路的發生。

氧化工藝就是在硅晶圓上生成一層保護膜。硅（Si）和氧氣反應就會形成玻璃（SiO?）。在我們的日常生活中也能體會到玻璃具有較高的化學穩定性，常用作各種飲料甚至鹽酸、硫酸等各種化學藥品的容器。在半導體制作過程中，通過氧化工藝形成的氧化膜也同樣具有穩定性。它可以防止其他物質的穿透，因此在離子注入1工藝中非常實用。

氧化膜還可以用于阻止電路間電流的流動。MOSFET結構的核心就是柵極（Gate）。MOSFET與BJT晶體管不同，柵極不與電流溝道（S與D的中間部分）直接接觸，只是“間接”發揮作用。這也是MOSFET不運作時，電力消耗小的原因。MOSFET通過氧化膜隔絕柵極與電流溝道，這種氧化膜被稱為柵氧化層（Gate Oxide）。隨著最近推出的先進半導體產品體積逐漸變小，它們也會采用 HKMG2等各種柵極絕緣層來取代氧化膜。

1離子注入（Ion Implant）：在半導體制造過程中，為把純凈的晶圓變成半導體狀態，將三族或五族元素以一定的方式摻入到半導體基片規定的區域內。

2 HKMG（High-K Metal Gate）: 可有效減少電流泄露的新一代MOSFET柵極；是一種以金屬代替傳統的多晶矽（Polysilicon） 柵極，以高介電（High-K）取代氧化硅絕緣膜的晶體管。

▲ 圖4: 柵極（G）與電流溝道（S-D中間）的隔絕物質（紅框部分）。過去使用二氧化硅（SiO?）作為絕緣膜。（摘自：查看原文-

https://commons.wikimedia.org/wiki/File:MOSFET_Structure.png）

可用作保護膜的并非只有二氧化硅（SiO?）一種物質。我們還可通過沉積方式覆蓋保護膜，或者使用部分已形成的電路作為保護。

氧化工藝使用的是晶圓的組成物質，即通過氧化晶圓的大量硅原子形成保護膜。需要提前說明的是，這一點與后面要說到的“沉積”工藝有所不同。

03氧化工藝的種類

氧化工藝可分為干法氧化（Dry Oxidation）、濕法氧化（Wet Oxidation）和自由基氧化（Radical Oxidation）三大類。

▲ 氧化的種類（摘自：（株）圖書出版HANOL出版社[半導體制造技術的理解143p]）

濕法氧化采用晶圓與高溫水蒸氣（水）反應的方式生成氧化膜，化學方程式如下。

Si (固體)+ 2H?O (氣體) →SiO? (固體) + 2H? (氣體)

這一化學方程式可以簡單理解為用高溫水讓晶圓表面生銹。濕法氧化，雖然氧化膜生長速度快， 但其氧化層整體的均勻度和密度較低。而且，反應過程中還會產生氫氣等副產物。由于濕法氧化過程的特性難以控制，在對半導體性能而言至關重要的核心領域中無法使用該方法。

干法氧化則采用高溫純氧與晶圓直接反應的方式。氧分子比水分子重（32 vs 18）*，滲入晶圓內部的速度相對較慢。因此，相比濕法氧化，干法氧化的氧化膜生長速度更慢。但干法氧化的優點在于不會產生副產物（H?），且氧化膜的均勻度和密度均較高。正是考慮到這種優點，我們在生成對半導體性能影響重大的柵極氧化膜時，會選用干法氧化的方式。

自由基氧化與前兩種不同：濕法與干法氧化都是通過提高自然氣體的溫度來提升其能量，從而促使氣體與晶圓表面發生反應。自由基氧化則多一道工藝，即在高溫條件下把氧原子和氫分子混合在一起，形成化學反應活性極強的自由基氣體，再使自由基氣體與晶圓進行反應。由于自由基的化學活性極強，自由基氧化不完全反應的可能性極小。因此，相比干法氧化，該方法可以形成更好的氧化膜。

*假設氫（H）原子的重量為1，氧（O）原子的重量為16，氧（O2）分子的重量就是32, 水（H2O）分子的重量就是18，因此，氧分子比水分子更重。

▲ 自由基氧化的特點 [摘自: （株）圖書出版HANOL出版社《半導體制造技術的理解149p》]

此外，自由基氧化還可以生成在立體結構上厚度均勻的氧化膜。半導體公司使用的都是單結晶體晶圓，結晶方向相同。

上圖中的數字100和110表示硅的結晶方向，下方的兩幅圖是硅原子的解析圖。從圖中可以看出，采用濕法和干法氧化時，晶圓上側（100）方向的氧化膜生長速度相對較慢，而側面（110）方向的氧化速度較快。由于100方向的硅原子排列更稠密，干法或濕法氧化時，氧化氣體很難穿透結晶與硅發生反應，而自由基氧化在這方面則相對容易。

▲ 圖5：密勒指數（Miller indices）描述的硅原子排列

此外，采用自由基氧化可以在很難形成氧化膜的圓化頂角上形成均勻的氧化膜，在反應活性較弱的氮化硅（Si?N?）*中也能“奪取”硅原子，發生氧化反應。

隨著半導體微細化難度的增加，半導體公司紛紛開始在半導體內引進三維式結構。因此，能否生成厚度均勻的高品質保護膜變得越來越關鍵，氧化工藝也更加重要。

*氮化硅（Si?N?）：氮化硅是保護膜的一種，在半導體電子元器件的制造過程中以沉積方式覆蓋在電子表面。

04氧化設備的簡化結構圖

圖6是氧化設備的簡化結構圖，實際的氧化設備要比本圖復雜得多。

▲ 圖6：晶圓氧化設備的結構

通過氣體注入口進入氧化設備的反應氣體，在被加熱后，與晶圓發生氧化反應。為了減少正面接觸氣體的部分與稍后接觸氣體的部分間的氧化程度差異，晶圓中摻雜著假片（Dummy Wafer），以利用它們作為犧牲晶片來調整氣體的均勻度。從圖6中也可以看出，氧化工藝是把數十張晶圓同時放入進行氧化，可見氧化速度是非常之快的。

本期內容我們主要講了前端工藝的概覽和氧化工藝。為幫助大家理解，我們主要采用了大家非常熟悉的八大工藝的結構。但實際上，這些過程也屬于半導體擴散（Diffusion）工藝領域，如果按溫度劃分，還可歸類為高溫工藝。

三、光刻——半導體電路的繪制

01繪制精細電路的第一步

金屬-氧化物半導體場效應晶體管（MOSFET）的革命，讓我們可以在相同面積的晶圓上同時制造出更多晶體管。MOSFET體積越小，單個 MOSFET的耗電量就越少，還可以制造出更多的晶體管，讓其發揮作用，可謂是一舉多得?？梢?，制造更小的MOSFET成了關鍵因素，并且想制成微細的電路，第一步就是“繪制”。

我們以餅干烘培做比喻來說明一下。假設想在面餅上壓出數百個“幸福之翼”形狀的餅干，一個一個做顯然是很費力的，那要采用什么樣的方法呢？

最好的辦法就是利用模具，先把面餅搟平搟寬烘培后，用餅干模具（印章）壓出想要的形狀來。這樣一來，一次壓出100個餅干也不會太吃力。

再想一想，如果想把做好的餅干賣給孩子們，就得把餅干做得更小，那要怎么辦？當然，餅干模具就要變得更小。本篇文章的主角就是相當于“餅干模具”的“光刻機”。半導體制造與餅干烘培的最大區別在于，MOSFET越小，在相同面積的晶圓上，就可以制造出越多的MOSFET，這也就越受客戶的青睞。兩個小的MOSFET遠比一個大的MOSFET更實用。

半導體的制造其實就是不斷重復上述工藝。繼續以做餅干為例，如果糕點師想給“幸福之翼”餅干上色，要怎么辦？

▲ 圖2: 給“幸福之翼”餅干上色的順序

▲ 圖3: 如果能成批向數十個餅干噴涂色素，速度就會更快。

圖2和3揭示了快速做出更多餅干的方法：先在面餅上壓出許多造型相同的餅干，然后遮蓋不想上色的部位，再向整個面餅噴涂色素。這樣就可以輕松快速地做出特定造型和顏色的餅干了。說到這里，也許善于思考的讀者就要發問：這么多的雙翼內側黑色遮蓋物（見圖3），要怎么制作？下面我們會說到這一點，這其實就是光刻工藝的核心。

餅干只有面餅和色素（紅色、橘黃色）兩層，但半導體結構卻復雜得多，由數十層堆疊組成：包括電子元件層還有層層堆疊的金屬布線層等。這也是我們說光刻是半導體制程關鍵工藝的原因。

02模具的制作過程：光刻工藝

半導體制造商把上面我們所說的制作餅干模具（遮蓋物）的過程叫做光刻工藝。光刻工藝的第一步就是涂覆光刻膠（Photoresist）。光刻膠經曝光后化學性質會發生變化。具體而言，就是在晶圓上涂覆光刻膠后，用光（激光）照射晶圓，使光刻膠的指定部分的性質發生改變。

▲ 圖4: 光刻工藝基本步驟

如果直接用激光照射整個晶圓，那么光刻膠的所有部分都會發生質變，所以需要使光源通過特定形狀的母版，再照射到晶圓上，這個母版就叫掩模版（Photomask）。光源通過掩模版照射到晶圓上，即可將掩模版的圖案轉印到晶圓上。

在晶圓上繪制圖形后，還要經顯影（Develop）處理，即在曝光后，除去曝光區光刻膠化學性質發生變化的部分，從而制作出所需的“餅干模具”。簡言之，光刻工藝可以概括為使光源通過掩模版照射到涂敷光刻膠的晶圓表面，以將掩模版圖形轉印到晶圓上的工藝。

03光刻膠（Photoresist）

如上所述，光刻膠經曝光后，其化學性質會發生改變。更準確地說，經曝光后，光刻膠在顯影液中的溶解度發生了變化：曝光后溶解度上升的物質稱作正性光刻膠（正膠），反之則為負性光刻膠（負膠）。為了更好區分，我們可以把最直觀可見的物質理解為正膠。正膠經顯影處理后，被曝光的區域溶于顯影液，在后續的刻蝕、沉積等工藝中，質變的部分會被刻蝕去除掉，而沒有被曝光部分不會受后續工藝的影響。

半導體制造商一般會根據工藝的目的選擇合適的光刻膠。例如，負膠經曝光而固化的部分，在顯影過程中，因吸收部分顯影液而容易膨脹、變形，不適合繪制精細圖形。因此，繪制精細圖形通常采用正膠。但負膠卻具有成本低以及在刻蝕（Etching）工藝中抗刻蝕能力更強的的優點。

▲ 圖5: 正性光刻膠（正膠）與負性光刻膠（負膠）。

選好光刻膠后，就得用涂布機（Coater）涂抹光刻膠。通過涂布機的高速旋轉，滴落到晶圓的光刻膠可均勻伸展到整個晶圓表面。

光刻膠涂好后，應去除沾染在晶圓背面或邊緣的多余膠水，再放入烘箱內加熱烘烤，使溶劑蒸發，為下一道工藝做準備。

隨著時代的發展，光刻膠的結構也變得越來越復雜。我們通常說“涂覆光刻膠”，但其實，大部分的光刻膠并不是一層，而是多層結構。底部抗反射涂層（BARC，Bottom Anti-reflective Coatings）就是其中的一種。隨著微細化技術的進一步升級，光刻機照射的光在晶圓表面被反射，進而影響到圖形的繪制。為解決這一技術問題，在涂覆光刻膠前，可先將抗反射涂層涂覆在晶圓表面，以減少底部光的反射（因涂覆在光刻膠的底部，故稱為Bottom）。此外，隨著以水為介質的浸沒式光刻設備ArF Immersion1問世，可以抖出水分并且不會損傷的防水涂層（頂部抗反射涂層，Top Anti-Reflective Coat）便應運而生。

在此我們要把重點放在理解如何克服引進新技術后的新挑戰。以EUV光刻機2為例，高能量的極紫外線擊中光刻膠并發生反應后會污染掩模版。為解決這一技術難題，一方面應深入研究光刻膠材料，另一方面要通過引進掩模版保護膜（Pellicle）解決這一問題。

1ArF浸沒式光刻機（ArF immersion）：以水取代光刻機內光的介質（空氣），從而進一步改善性能
2EUV光刻機：采用極紫外線繪制超精細圖形的光刻機

04掩模版（Photomask）

▲ 圖6: 光刻機運作圖示

涂覆好光刻膠后，下一步就是在光刻膠上繪制圖形。為此，需要一種名為掩模版的透明版。掩模版分為光可通過的透明區和遮光的不透明區。光源通過掩模版把圖形投射到光刻膠上，從而將掩模圖形轉印到晶體上。設計掩模圖形時會考慮光的干涉效果，因此，掩模版的圖形與我們實際想繪制的圖形會有所不同。

掩模版的圖形設計其實就是半導體設計，這決定了半導體的用途。比如，用于DRAM、NAND閃存等存儲器制造的掩模版會有很多肉眼看不到、非常有規律的重復的圖形；而用于CPU、GPU等邏輯半導體（Logic Semiconductor）的掩模版，結構則相當復雜。

此外，半導體制造需要多個掩模版。使用掩模版曝光后，在隨后的刻蝕、沉積和氧化工藝中再經多種處理，然后再重復上述過程，堆疊半導體的下一層?？梢?，所謂“設計”，其實就是為賦予芯片一定功能，不斷制作用于繪制半導體各層的掩模版的過程。

掩模版是事先預備好的。因此，下一步就是找準曝光的起始位置，即對準（Alignment）。在之前的文章中我們也說過，在半導體制程工序中，光刻工藝可能需要反復數十次。半導體內細微圖形的間隔僅為數十納米，因此，誤差一旦累積數十次，就很可能造成嚴重不良。因此，需要在曝光之前，尋找在前端工藝已形成的對準標志（Alignment Mark）。

05曝光（Exposure）

終于到了曝光階段，這是實際投射光源的階段。把光（激光）投射到晶圓一個芯片大小的狹窄區域，待曝光一定時間后，光刻機將向旁邊稍加移動，重復上述過程。

光刻機分辨兩物點的能力叫做“物鏡的分辨能力（鑒別率）”。物鏡分辨能力的公式為d=λ/(2NA) （λ：入射光的波長，NA：表示物鏡的數值孔徑）。物鏡的分辨能力越高，兩物點間最小距離d越小，即兩物體仿佛重合為一個物體，很難分辨。因此，掩模版繪制再精細的版圖也無法轉印到實際的晶圓表面上。

可見，降低分辨能力非常重要。上述公式給我們揭示了兩種方法：一是通過調節入射光的波長來克服。增加激光的能量可縮短入射光的波長。我們經常在新聞中聽到的極紫外線（EUV，Extreme Ultraviolet Lithography）光刻機正是通過將深紫外線（DUV，Deep Ultraviolet Lithography）光刻機的波長縮短至1/14（=提高光能），實現精細圖形繪制的；另一方面，還可通過提高物鏡的數值孔徑（NA）來尋找突破口。提高光源鏡頭數值孔徑，或使用高折射率的介質增加物鏡的數值孔徑。高數值孔徑極紫外線（High NA EUV）光刻機就是采用了提高光源鏡頭數值孔徑的方法，而常用的深紫外線光刻機（ArF immersion）則采用了高折射率介質的方法。

物鏡的數值孔徑其實很難直觀去理解，<圖7>揭示了一種相對較通俗的理解方法。相信讀者可以從中理解光源鏡頭變大，分辨率就會提高（變?。┑脑?。

▲ 圖7: 物鏡的數值孔徑與物鏡的分辨能力

尋找光刻機的光源可非同小可。直到21世紀初，科研人員們還在不斷發現更好的光源。但從找到193nm的氟化氬（ArF）激光，到發現13.5nm的極紫外線作為光源，科學家們足足花了10多年的時間。這主要緣于光的性質，光的波長越短，越不容易發生折射，且容易被材料吸收。

此外，曝光對半導體的生產量也非常重要。從上述講解中可以看出，曝光與氧化工藝不同，無法同時處理數十個晶圓，即無法打造可以一次處理直徑為300mm的晶圓的均勻光源，光刻機每次只能曝光1~4個芯片。最新版光刻機每臺約1000億韓元以上，相當昂貴，但每小時也只能處理100張左右的晶圓。僅投入到曝光工藝的資金就是氧化工藝的12倍*。對于極紫外線來說，與其說“是否能作為光源”重要，不如說“是否能提高處理量，實現商業價值”更加重要。為解決這一問題，不僅要從光源入手，還要從材料方面入手，尋找對少量光也能敏感反應的光刻膠材料。

曝光結束后，就要檢測晶圓的套刻（Overlay）誤差。套刻，是為測量光刻機的對準精度而在晶圓上做的小標識。每次曝光時圍繞同一個中心，以不同大小的標記套刻標識，就可測量曝光的對準程度或晶圓是否有所偏離等。但套刻工藝與對準（Alignment）工藝不同，不會檢測每一個晶圓的套刻精度。

06顯影（Develop）

光刻膠曝光后，曝光區光刻膠的化學性質會發生改變。這些變質的光刻膠要用顯影液溶解后去除，這一工藝被稱作顯影（Develop）。

當然，在進入顯影工藝前，要把晶圓放入烘箱烘烤，這樣可以進一步促進曝光區光刻膠的性質變化，這一過程被稱作曝光后烘烤（PEB，Post Exposure Bake）。

經PEB后，在晶片涂覆顯影液，去除變質的光刻膠部分，必要時還可進行清洗（Rinse）。清洗時，要根據光刻膠的材料選擇合適的清洗溶液。而清洗設備也是種類繁多，且往往要在處理速度和良率之間做權衡。

經上述一系列過程，半導體的“餅干模具”終于制成了。最后，在這“模具”的縫隙涂覆所需的材料，或削減不需要的部分等，經一番完善工作后在表面雕刻晶體管和金屬布線即可。

07光刻機的發展與縱向思考

從上述對光刻工藝的講解中，相信讀者已經明白以死記硬背的方式去學習一門技術有多么地徒勞。在193nm的氟化氬（ArF）激光光源遇到瓶頸時，科學家們還沒有發現EUV，但微細化的腳步又不能停止。所以，研究人員們就試圖縮短相同光源的波長，進而研發出了氟化氬浸沒式光刻機，從而使半導體行業向100nm以下級別邁出了一步。當然，這不是僅通過光刻工藝就可以解決的，還需要前后端工藝的共同努力。

▲圖8: 為研發ArF浸沒式光刻機所引進的新技術

使用浸沒式光刻設備，就要在晶圓上滴落高折射率的液體（水）。問題是半導體工藝非常精細，小小的誤差也會“釀成大錯”，比如，液體的不純物有可能導致半導體產品的瑕疵，或光刻膠被水溶解后被清洗掉等。為攻克這些技術難關，人們進一步研發了可以制成高純度水的技術以及在光刻膠上形成易去除的防水涂層的技術。在光刻膠上新涂覆了一層防水層后，顯影工藝當然也要相應做出改變。

這些改變，需要由半導體行業持續努力解決。

我們在前一篇（氧化工藝）中也曾說到，干法工藝，顧名思義就是沒有水的介入。也就是說，這是一種與之前完全不同的嶄新工藝技術。它像沉積工藝那樣在光刻膠表面上形成薄膜，在顯影過程中也不清洗。需研發這些技術的理由不勝枚舉，但最重要的，就是微細化水平已經達到了極致，光刻機繪制出的精細圖形，在涂覆和清洗光刻膠的過程中會被破壞。

08結語 ：成功繪制不等于結束

在本篇文章中，我們快速瀏覽了光刻工藝，通過該工藝，圖形的繪制已經完成。下一步就需要在繪制的圖形上添加點什么或削減不需要的部分。雖說光刻工藝很重要，但也不能忽視其他工藝。因為制作微細模具（光刻工藝）和利用這個模具完成所需的操作可是完全不同的問題。

四、刻蝕——有選擇性地刻蝕材料，以創建所需圖形

01光“堆疊”可不行

在半導體前端工藝第三篇中，我們了解了如何制作“餅干模具”。本期，我們就來講講如何采用這個“餅干模具”印出我們想要的“餅干”。這一步驟的重點，在于如何移除不需要的材料，即“刻蝕（Etching）工藝”。

▲ 圖1: 移除餅干中間部分，再倒入巧克力糖漿

讓我們再來回想一下上一篇內容中制作餅干的過程。如果想在“幸福之翼”造型餅干中加一層巧克力夾心，要怎么做呢？最簡單的方法就是把餅干中間部分挖出來，再倒入巧克力糖漿。挖出餅干的這一過程，在半導體制程中就叫做“刻蝕”，即在“幸福之翼”餅干上疊加中間被挖空的黃色模具（光刻膠），再噴灑只與餅干裸露部分產生反應的溶液，使其未受模具保護的部分被溶解腐蝕。隨后便應移去模具，倒入巧克力糖漿。最后，清理殘余的巧克力糖漿，再蓋上一層餅干層，巧克力夾心餅干就制成了。

在半導體制程工藝中，有很多不同名稱的用于移除多余材料的工藝，如“清洗”、“刻蝕”等。如果說“清洗”工藝是把整張晶圓上多余的不純物去除掉，“刻蝕”工藝則是在光刻膠的幫助下有選擇性地移除不需要的材料，從而創建所需的微細圖案。半導體“刻蝕”工藝所采用的氣體和設備，在其他類似工藝中也很常見。

02刻蝕工藝的特性

“刻蝕”工藝具有很多重要的特性。所以，在了解具體工藝之前，有必要先梳理一下刻蝕工藝的重要術語，請見下圖：

▲ 圖2: 等向性刻蝕與非等向性刻蝕的特點

第一個關鍵術語就是“選擇比”，該參數用于衡量是否只刻蝕了想刻蝕的部分。在反應過程中，一部分光刻膠也會被刻蝕，因此在實際的刻蝕工藝中，不可能100%只刻蝕到想移除的部分。一個高選擇比的刻蝕工藝，便是只刻蝕了該刻去的部分，并盡可能少地刻蝕到不應該刻蝕材料的工藝。

第二個關鍵詞，就是“方向的選擇性”。顧名思義，方向的選擇性是指刻蝕的方向。該性質可分為等向性（Isotropic）和非等向性（Anisotropic）刻蝕兩種：等向性刻蝕沒有方向選擇性, 除縱向反應外，橫向反應亦同時發生；非等向性刻蝕則是借助具有方向性的離子撞擊來進行特定方向的刻蝕，形成垂直的輪廓。試想一個包裹糖果的包裝袋漏了一道口子，如果把整塊糖連包裝袋一起放入水中，一段時間后，糖果就會被溶解。可如果只向破口處照射激光，糖果就會被燒穿，形成一個洞，而不是整塊糖果被燒沒。前一現象就好比等向性刻蝕，而后一現象就如同非等向性刻蝕。

第三個關鍵詞，就是表明刻蝕快慢的“刻蝕速率（Etching Rate）”。如果其他參數不變，當然速率越快越好，但一般沒有又快又準的完美選擇。在工藝研發過程中，往往需要在準確度等參數與速率間權衡。比如，為提高刻蝕的非等向性，需降低刻蝕氣體的壓力，但降壓就意味著能夠參與反應的氣體量變少，這自然就會帶來刻蝕速率的放緩。

最后一個關鍵詞就是“均勻性”。均勻性是衡量刻蝕工藝在整片晶圓上刻蝕能力的參數，反映刻蝕的不均勻程度?？涛g與曝光不同，它需要將整張晶圓裸露在刻蝕氣體中。該工藝在施加反應氣體后去除副產物，需不斷循環物質，因此很難做到整張晶圓的每個角落都是一模一樣。這就使晶圓不同部位出現了不同的刻蝕速率。

03刻蝕的種類：濕刻蝕（Wet Etching）

與干刻蝕（Dry Etching）

刻蝕也像氧化工藝一樣，分為濕刻蝕（Wet Etching）和干刻蝕（Dry Etching）。還記得上一篇我們說到，取名“濕法”氧化的原因是因為采用了水蒸氣與晶圓反應，而刻蝕中的“濕”則意味著將晶圓“浸入液體后撈出”。濕刻蝕的優點是刻蝕速率相當快，且只采用化學方法，所以“選擇比”較高。但其問題是只能進行等向性（Isotropic）刻蝕。如果把晶圓浸入液體中，液體就會自由流動與材料發生反應，光刻膠背面的受保護部分也會與液體發生反應，被快速溶解腐蝕，準確度較差。而且，如果光刻膠破口很小，液體刻蝕劑將受自身表面張力影響，無法穿過破口。用光刻機繪制了微細的圖形后，若不能照圖形制成電路，也只是徒勞。因此，如今在制作半導體核心層時，一般不采用濕刻蝕的方法。

▲ 圖3:在光刻膠破口內自由流動的液體刻蝕劑

干刻蝕則泛指采用氣體進行刻蝕的所有工藝，即在晶圓上疊加光刻膠“模具”后，將其裸露于刻蝕氣體中的工藝。干刻蝕可分為等離子刻蝕、濺射刻蝕和反應性離子刻蝕（RIE, Reactive Ion Etching）。與濕刻蝕不同，這些干刻蝕工藝采用各種不同的方式來刻蝕材料，所以，可以一目了然地說明非等向性和等向性刻蝕的特點。例如，采用化學反應的干刻蝕為等向性刻蝕，采用物理反應的刻蝕則為非等向性刻蝕。最近，隨著RIE（非等向性高、刻蝕速率高的一種干刻蝕方法）成為主流，干刻蝕具有非等向性的認識已成了一種共識（RIE的具體工藝請見下面的詳述內容）。

04刻蝕的種類：按去除材料的方法劃分

去除晶圓上材料的方法大致可分為化學方法和物理方法兩種：

化學方法就是采用與指定材料易反應的物質進行化學反應。光刻膠下面有許多要去除的物質，如在氧化工藝中生成的氧化膜或在沉積工藝中涂敷的一些其他物質等?；瘜W方法就是采用易與想去除的材料產生反應，卻不與光刻膠發生反應的物質，有針對性地去除材料。當然，根據要去除的材料，所使用的刻蝕劑（氣體或液體）也不同。常用刻蝕劑有以氟或氯為基礎的化合物等。化學方法的優點是“高選擇比”，可以只去除想去除的材料。

物理方法是借助具有高能量的離子撞擊晶圓表面，以去除材料，這種方法叫濺射刻蝕（Sputtering）。該方法先把氣體（主要使用惰性氣體）氣壓降低，再賦予高能量，使氣體分解為原子（+）與電子（-）。此時，朝晶圓方向施加電場，原子就會在電場作用下加速與晶圓發生沖撞。

這種方法的原理很簡單，但在實際工藝中，僅憑這一原理很難達成目的。低氣壓意味著參加反應的氣體量少，刻蝕速率當然就會慢下來。而且，采用物理方法時，會移除較大面積的本不該去除的材料。物理方法采用強行用力刻出材料的方法，發生沖撞時不會區分“應該”還是“不應該”去除的材料。（在后續介紹沉積工藝的沉積氣體時也會說到濺射方法，大家不妨記住，有助于下文的理解。）

因此，在實際的刻蝕工藝中，我們主要采用將化學和物理方法相結合的反應性離子刻蝕（RIE, Reactive Ion Etching）。RIE屬于干刻蝕的一種，它將刻蝕氣體變成等離子，以進行刻蝕。具體而言，這種方法在設備內投入混合氣體（反應氣體與惰性氣體）后，賦予氣體高能量，使其分解為電子（Electron）、陽離子（Positive Ion）和自由基（Radical）*。質量較輕的電子基本上起不了什么作用，而在電場中向陽離子施加沖向晶圓方向的加速度，就會發生物理刻蝕。陽離子具有正電荷，在電場中加速時方向性很強。到這里，是不是與物理方法沒什么兩樣呢？

*自由基：指氣體具有不成對電子等高反應性的狀態。

▲ 圖4: RIE工藝概要

然而，在這一過程中，陽離子還會起到一個作用：弱化被撞擊材料的化學鍵。電場使陽離子徑直向前發射出去，會集中撞到圖4所示的紅色部分。側壁化學鍵穩固，而正面化學鍵因撞擊被弱化。隨后接觸具有極高化學活性的自由基，正面材料便會有更高的刻蝕速率，最終造就非等向性很高的刻蝕。

可見，等離子刻蝕技術可謂是“一舉三得”：① 生成陽離子，產生物理性刻蝕；② 使被刻蝕材料的化學鍵變弱；③ 還能提高刻蝕氣體的反應性。既取了化學刻蝕之長 —— “高選擇比”，又不失物理刻蝕的優點 ——“非等向性刻蝕”。

當然，即便采用RIE，僅憑刻蝕工藝也很難100%得到所需的圖形。如果要解決其他問題，還需要改變氣體組合、采用硬掩模（Hard Mask）*的其他工藝或新材料的幫助。

*硬掩膜（Hard Mask）：為防止因圖形微細化而造成光刻膠上的圖形被破壞，在其下方額外添加的掩模版

05刻蝕氣體與附加氣體

刻蝕工藝中所使用的氣體非常重要。從上述內容中可以看出，刻蝕工藝的核心就是化學反應。所以，我們要根據想去除的材料，選擇相應的刻蝕劑（Etchant）進行刻蝕。選擇刻蝕氣體時，要衡量反應生成的副產物是否容易被去除、刻蝕選擇比是否夠高和刻蝕速率是否足夠快等因素。經常采用的刻蝕氣體有氟（F）、氯（CI）、溴（Br）等鹵族元素化合物。

▲ 圖5: 等離子刻蝕氣體的種類（摘自：（株）圖書出版HANOL出版社[半導體制造技術的理解443p])

在半導體的制程中，晶圓表面會涂敷各種物質。因此，從理論上來講，要刻蝕的材料有無數種。我們主要舉幾個代表性的例子。比如，硅（Si）系列元素采用氟系氣體可以輕易去除。硅遇氟立即反應生成很容易被氣化的氟化硅。SiF4就是氟化硅的一種，在標準大氣壓下，其熔點為-90.3℃。也就是說，反應后生成的SiF4將立即氣化成氣體消散，即在晶體表面發生刻蝕的同時立刻變成氣體。

常用作絕緣或保護膜的二氧化硅（SiO2）也很容易被含氟氣體去除。與純硅不同，二氧化硅已經是硅元素與氧結合形成的穩定化合物（硅燃燒后的粉塵），所以需要使用發熱的氣體才能將其去除。氟與碳（C）結合的氣體便是常用于去除二氧化硅的刻蝕氣體。通過發熱反應，該氣體可奪取與氧氣結合的硅原子。

HKMG*、BEOL*等工藝則需要刻蝕金屬性材料。金屬性材料一般易與鹵族元素（氯、氟等）發生反應，但其副產物的熔點非常高，所以很難去除。以銅為例，銅與氣體反應產生的副產物熔點在1,000℃以上。也就是說，銅遇到刻蝕氣體后，晶圓表面就會像生了銹一樣，想去除這層“銹”，需要向晶圓施加1,000℃的高溫，但這樣一來其他重要的電子元件就很有可能被燒毀。因此，即便銅具有非常出色的電氣特性，它卻在鋁的電氣特性逼近物理極限時才被引進作為材料。而且，為了克服銅的這種“缺陷”，還需引進名為鑲嵌（Damascene）*的新工藝。所以，大家要時刻記住，重點并不在于新材料本身是否具有良好的物理特性，而是在于與其一同引進的新工藝是否與已有工藝相匹配，可以實現量產。

其實，在實際工藝中，我們很難根據要去除的材料挑選出完美的刻蝕氣體。例如，對去除硅奏效的氣體對去除二氧化硅也同樣奏效（反之亦然）。如果硅與二氧化硅同在，但想更多地去除其中一種材料怎么辦？這時，如何制作混合氣體成了關鍵。例如，調高氟氣中的碳比例，發熱反應就會更加激烈， SiO2的選擇比自然就會變高。

附加氣體也很重要。我們可以通過在刻蝕氣體添加氧氣（O2）、氮氣（N2）和氫氣（H2）等各種其他附加氣體，使刻蝕氣體具有某種特性。例如，在去除硅時附加氫氣，可生成提高非等向性刻蝕的內壁。此外，還可添加部分惰性氣體。其中，氖氣（Ne）就是非常典型的惰性氣體之一，它在可調節刻蝕氣體濃度的同時，還可提供物理性刻蝕的效果。

*HKMG（High-K Metal Gate）: 可有效減少電流泄露的新一代MOSFET柵極；是一種以金屬代替傳統的多晶硅（Polysilicon）柵極并以高介電（High-K）取代氧化硅絕緣膜的晶體管。

*后端工藝（BEOL，Back End Of the Line）：通過細微的金屬布線在多達數十億個電子元器件之間形成連接的工藝

*鑲嵌（Damascene）：為使用銅作為金屬布線材料所需的工藝。該工藝先刻蝕金屬布線的位置，隨后沉積金屬，再通過物理方法去除多余的部分。

06結論：提高密度的另一個抓手

一言以蔽之，刻蝕工藝就是結合物理和化學方法以形成微細圖案的半導體制程工藝的核心?？涛g雖然不能像光刻機一樣，直接繪制精密的圖形，但可通過調節氣體比例、溫度、電場強度和氣壓等各種參數，使晶圓的數千億個晶體管具有相同的圖形。

近來，以進一步升級光刻機來提高密度的方法已達到了瓶頸?？涛g工藝的重要性自然更加突顯。CPU和AP等產品中的鰭式場效電晶體（FinFET）*就是很好的一個案例。

尤其對于SK海力士這種半導體存儲器制造商來說，動態隨機存儲器（DRAM）和閃存（NAND）等主打產品對刻蝕工藝的依存度非常高。比如，DRAM中裝載數據的電容（Capacitor）要堆疊得更高，而NAND則需要先實現三維化，一次刻蝕就要穿透100多層。由于這些產品必然會不斷拉高深寬比（Aspect Ratio）*，為確?？煽慷?，開始刻蝕的部分與底邊直徑要相差無幾。可見刻蝕工藝有待解決的問題仍然很多。

*鰭式場效電晶體（FinFET，Fin Field-Effect Transistor）：三維MOSFET的一種，因電晶體的形狀與魚鰭相似而得名。

*深寬比（Aspect Ratio，也稱縱橫比）：刻蝕高度與寬度的比值。深寬比越高就表示穿透得越深。

▲ 圖6: DRAM的內部結構；單元區域內許多纖細縱向的結構即為電容

相信讀者們可以從本篇刻蝕工藝介紹中再一次體會到半導體制程工藝間緊密相連并相互影響。上文也說到，硅與二氧化硅遇氟可立即氣化成氣體揮發。但如果把晶圓材質變成鍺（Ge）等其他材料，即便本身具有很好的物理特性，但只要它們無法經刻蝕、沉積等工藝加工，便沒有意義。

如今，制造技術的突破變得愈發艱難，筆者希望直接或間接從事半導體領域工作的人員們也能清楚地認識到這一事實。為了攻克剩下的障礙，我們對上下游相關工藝也要非常了解，還要與相關部門密切溝通。

五、沉積——“更小、更多”，微細化的關鍵

01沉積：“加法工藝”

在前幾篇文章，我們一直在借用餅干烘焙過程來形象地說明半導體制程。在上一篇我們說到，為制作巧克力夾心，需通過“刻蝕工藝”挖出餅干的中間部分，然后倒入巧克力糖漿，再蓋上一層餅干層?！暗谷肭煽肆μ菨{”和“蓋上餅干層”的過程在半導體制程中就相當于“沉積工藝”。

▲ 圖1: 倒入巧克力糖漿后，再蓋上一層餅干層

沉積工藝非常直觀：將晶圓基底投入沉積設備中，待形成充分的薄膜后，清理殘余的部分即可以進入下一道工藝了。

在半導體制程中，移除殘余材料的“減法工藝”不止“刻蝕”一種，引入其他材料的“加法工藝”也非“沉積”一種。比如，光刻工藝中的光刻膠涂敷，其實也是在基底上形成各種薄膜；又如氧化工藝中晶圓（硅）氧化，也需要在基底表面添加各種新材料。那為什么唯獨要強調“沉積”工藝呢？

這背后的原因，正是半導體的微細化趨勢。如今，市場對電子產品的性能和低電耗的要求越來越高，這就需要更加“微細”的半導體來做支撐。如果采用體積更小、耗能更低的半導體，就可以在電子產品中添加更多功能。想實現半導體的微細化，就需要由不同材料沉積而成的薄膜層，使芯片內部不同部分各司其職。金屬層就是其中的一種。過去，半導體制造商曾采用導電性*較高的鋁做芯片的金屬布線。但隨著鋁微細化技術遇到瓶頸，制造商就利用導電性更高的銅代替鋁布線。但采用銅就出現了一個新問題，與鋁不同，銅會擴散到不應擴散的地方（二氧化硅，SiO2）。為防止銅擴散，制造商們就必須在銅布線區形成阻擋層，即一種高質量的薄膜涂層。

半導體核心元件層與布線層厚度只有頭發的數千分之一，想堆疊如此微細的元件和布線層，就需要沉積超薄且厚度極均勻的薄膜。這也是為什么沉積技術在半導體制程技術如此重要。本期文章所涉及的“沉積工藝”，又稱為薄膜（Thin film）工藝，希望能為讀者提供參考。

*導電性：物體傳導電流的能力；金屬等材料的導電性較高。

02薄膜的分類與作用

“加法工藝”在半導體制程中至關重要，因為半導體是無法僅憑硅一種材料完成任何操作的：薄膜可以劃分兩個區域，使其不互相干擾；或通過互連電線，連接兩個區域；必要時，還需要通過特殊的薄膜涂層來加強或減弱電場的力度；還可提前生成薄膜，為下一道工藝做準備等。接下來我們將詳細講解一下薄膜的幾種作用。

介質薄膜是重要的半導體薄膜之一。它可用作電路間的絕緣層，掩蔽半導體核心元件的相互擴散和漏電現象，從而進一步改善半導體操作性能的可靠性；它還可用作保護膜，在半導體制程的最后環節生成保護膜，保護芯片不受外部沖擊；或用作隔離膜，在堆疊一層層元件后進行刻蝕時，防止無需移除的部分被刻蝕。淺槽隔離（STI，Shallow Trench Isolation）*和金屬層間電介質層（IMD，Intermetal Dieletric）*就是典型的例子。沉積材料主要有二氧化硅（SiO2），碳化硅（SiC）和氮化硅（SiN）等。

▲ 圖2: STI在相鄰元件之間形成陡峭溝渠，防止漏電

另外，還有金屬薄膜。芯片底部的元件（晶體管）如果未經連接是起不到任何作用的。想要使不同的元件各司其職，必須將它們與其他元件和電源連接起來。元件的連接需要通過鈦、銅或鋁等金屬進行布線，連接金屬布線和元件，還需要生成接觸點（Contact）。這就像家電產品中連接電子線路板上的元件與元件時需焊接電線一樣：連在電子線路板上的電線相當于半導體的金屬布線，焊接點就相當于半導體內的接觸點。

除此之外，沉積工藝在晶體管的高介電性薄膜和用于多重曝光*的硬掩模等方面應用范圍也非常廣泛?？梢哉f，沉積在制造工藝中無處不在。不僅如此，過去沒有采用沉積方式的工藝如今也開始采用沉積方式。高介電性薄膜就是其中之一。隨著半導體的微細化發展，半導體需要更高質量、更精準的薄膜。因此，過去以氧化工藝制作的高介電性薄膜，如今也開始以沉積方式制作。

*淺槽隔離（STI，Shallow Trench Isolation）：在相鄰的元件之間形成陡峭的溝渠，在溝渠中填入氧化物形成元件隔離結構，以防止漏電。

*金屬層間電介質層（IMD，Intermetal Dieletric）：阻止金屬布線層之間不必要電流的流動的保護膜。

*多重曝光（Multi Patterning）：通過重復的曝光和刻蝕工藝，追求更高圖形密度和更小工藝節點的技術。

03衡量沉積質量的主要指標：

均勻度、臺階覆蓋率、溝槽填充

▲ 圖3：高均勻度&低均勻度的示例

在講解薄膜沉積方式之前，我們先來了解幾個衡量沉積質量的主要指標。這些指標與刻蝕工藝有很多相似之處。第一個指標就是均勻度。顧名思義，該指標就是衡量沉積薄膜厚度均勻與否的參數。薄膜沉積和刻蝕工藝一樣，需將整張晶圓放入沉積設備中。因此，晶圓表面不同角落的沉積涂層有可能厚度不一。高均勻度表明晶圓各區域形成的薄膜厚度非常均勻。

第二個指標為臺階覆蓋率（StepCoverage）。如果晶圓表面有斷層或凹凸不平的地方，就不可能形成厚度均勻的薄膜。臺階覆蓋率是考量膜層跨臺階時，在臺階處厚度損失的一個指標，即跨臺階處的膜層厚度與平坦處膜層厚度的比值。臺階覆蓋率越接近1，表明跨臺階處（底部或側壁）膜層厚度與平坦處膜層相差越少，越遠離1（即越小于1）表明跨臺階處的膜層厚度對比平坦處膜層厚度越薄。

▲ 圖4：臺階覆蓋率（上圖）& 溝槽填充（下圖）示例

最后一個指標是溝槽填充（Gapfill）。溝槽填充是衡量溝槽（Gap）填充程度的一個參數。如圖4所示，半導體表面有很多凹凸不平的溝槽，沉積過程中很難保證可以把所有溝槽都填得嚴嚴實實。溝槽填充能力差，就會形成孔洞（Void），會影響材料的致密性，從而影響薄膜強度，造成坍塌。如果說“等向性刻蝕”是沒有方向選擇性地移除了不該移除的部分，沉積工藝中的“溝槽填充能力差”即表明沒有填充到該填充的地方。

04沉積方式

與前面我們所講的工藝相同，沉積工藝也可分為化學氣相沉積（CVD，Chemical Vapor Deposition）和物理氣相沉積（PVD， Physical Vapor Deposition）。CVD是指通過化學方法在晶圓表面沉積涂層的方法，一般是通過給混合氣體施加能量來進行。假設想在晶圓表面沉積物質（A），則需先向沉積設備輸入可生成物質（A）的兩種氣體（B和C），然后給氣體施加能量，促使氣體B和C發生化學反應。

化學方程式如下：

B + C + （能量等） →A +副產物

CVD的優點是速率快，且由于在晶圓表面發生化學反應，擁有優秀的臺階覆蓋率。但從上述化學方程式中不難看出，其缺點就是產生副產物廢氣。在半導體制程中，很難將這些廢氣完全排出，難免會參雜些不純物質。因此，CVD多用于不需要精準把控材料特性的沉積涂層，如沉積各種消耗性的膜層（硬掩模）或各種厚絕緣薄膜等。

▲ 圖5：化學氣相沉積 vs 物理氣相沉積

PVD則向晶圓表面直接轟擊要沉積的材料。也就是說，如果想在晶圓表面沉積A物質，則需將A物質氣化后，使其沉積到晶圓表面。常用的PVD方法有濺射（Sputtering）*，這在刻蝕工藝中也曾涉及過。在這種方法中，我們先向A物質靶材（Target）轟擊離子束（主要采用惰性氣體），使A物質粒子濺射出來，再將脫落的粒子轉移至硅片表面，并形成薄膜。

PVD的優點是無副產物，沉積薄膜的純度高，且還可以沉積鎢（W）、鈷（Co）等無反應能力的純凈物材料。因此，多用于純凈物的金屬布線。

還有一種比較特殊的方法，即原子層沉積（ALD，Atomic Layer Deposition）。前面說到的CVD和PVD兩種方式，要么是通過氣體的化學反應在晶圓表面沉積所需物質，要么是通過轟擊離子束的物理過程沉積所需物質。ALD則與上述兩種方式有所不同。如果想用這種方法在晶圓表面上沉積薄薄的一層A物質，則要先備好經反應后可生成A物質的反應物B和C。反應物B必須是容易被晶圓表面吸附的氣體（前驅體，Precursor），反應物C則應具有較強的反應活性。在ALD過程中，需先把氣體B吸附到晶圓表面，如果氣體B之間很難相互吸附，晶圓表面將形成一層由氣體B組成的原子層。然后，除去剩余氣體B并輸入氣體C，使吸附在晶圓表面上的氣體B和氣體C發生反應，形成A物質和其他副產物氣體，再除去多余的氣體A和副產物氣體。不斷反復上述過程，以單原子膜形式一層一層地在基底表面鍍膜。

▲ 圖6：傳統CVD vs ALD （摘自:（株）圖書出版HANOL出版社[半導體制造技術的理解293p]）

ALD的最大優勢在于沉積層極均勻的厚度與優異的臺階覆蓋率。氣態前驅體可縱橫吸附，且ALD一個周期只沉積一層原子層。但正是因為單原子層需要逐次沉積，沉積速率也就慢了下來。因此，ADL多用于DRAM電容器等縱橫比*高，需要高質量膜層的區域。

從上述對沉積工藝的說明中不難看出，沉積工藝中也存在需權衡之處：要提高均勻度等精確度，只能犧牲沉積速率。在整個半導體制程中，精確度和速率似乎永遠位于蹺蹺板的兩端，需要不斷權衡。這對于沉積工藝來說也不例外。

*濺射（Sputtering）：利用高能量轟擊靶材，使其粒子離開其表面的物理過程。

*縱橫比：高度與寬度的比值，縱橫比高表示結構物的寬度相對較窄，高度卻相對較高。

05壓力與溫度

和在刻蝕工藝中一樣，半導體制造商在沉積過程中也會通過控制溫度、壓力等不同條件來把控膜層沉積的質量。例如，降低壓強，沉積速率就會放慢，但可以提高垂直方向的沉積質量。因為，壓強低表明設備內反應氣體粒子的數量少，粒子之間發生沖撞的概率就少，不會妨礙粒子的直線運動。施加高溫則可以提高膜層的純度。當然，這樣一來就無法使用鋁（其熔點為550度）等熔點低的金屬材料。

▲ 圖7：壓強對沉積工藝的影響

因此，在不同需求下，沉積相同材料也可采用完全不同的沉積方式。例如，同樣是沉積二氧化硅（SiO2），柵極絕緣層與STI所需特性就不同，其沉積的方式也不同。柵極絕緣層是核心元件區域，要求較高的沉積質量，應采用高溫低壓的方式；STI則不然，它只要起到兩個元件間的絕緣作用即可，通過低溫高壓的方式加快沉積速率才是關鍵。

06材料選擇上的難題

您或許常會在新聞中看到這樣的報道：“發現了性能高出XX倍的新材料”。只看新聞內容，會感覺一場翻天覆地的半導體革命似乎即將來臨。但在所謂的“新材料”中，真的能派上用場的卻寥寥無幾。因為，材料本身的特性好，并不代表它一定能制成高性能的半導體。對沉積材料的要求可不比沉積設備低。下面，我們來看一看材料的特性會對半導體制程產生什么樣的影響。

▲ 圖8：加熱導致圖形損壞

物體遇熱體積會變大，這種現象被稱作熱膨脹。鐵軌之間留有縫隙就是為了防止鐵軌在炎熱的夏天因膨脹變形。半導體制程中也會出現這種熱膨脹現象。問題在于，每一種材料的熱膨脹程度不同，例如鋁的熱膨脹系數是氧化硅的40倍之多。舉個比較極端的例子：如果在氧化硅上沉積了鋁薄膜，即便鋁薄膜沉積很成功，一旦進入后續的高溫工藝，其內部結構就會完全被破損。換句話說，如果采用膨脹系數完全不同的材料替代之前的沉積材料，會嚴重影響高溫條件下的產品良率。

▲ 圖9：電遷移現象

除此之外，還要考慮材料的電遷移（EM，Electromigration）現象。電遷移是指在金屬布線上施加電流時，移動的電荷撞擊金屬原子，使其發生遷移的現象。鋁等輕金屬很容易發生這種電遷移現象。為防止鋁的電遷移現象，半導體制造商們開始用銅布線替代鋁，結果是又多了一道防止銅擴散的阻擋層沉積工藝。隨著半導體不斷微細化發展，銅布線也開始出現電遷移現象。為攻克這一難關，英特爾又用鈷布線取代了銅。而既然核心金屬布線層的材料發生了變化，上下層的工藝也肯定要跟著變。可見，想解決材料的電遷移現象，前后方的工藝也要隨之發生很大變化。

要始終銘記：半導體制程是數百個工藝錯綜復雜緊密連接而成的，牽一發而動全身。新材料是好是壞，不能單看材料本身的特性，還要看能不能與前后方工藝相連，畢竟沉積材料不能獨立存在。

07結論：一種材料，多種方法

讀到這兒，估計讀者們已經發現了幾點有趣之處了：首先，同樣的材料可以通過不同的方法制成。例如，二氧化硅（SiO2）可以通過氧化工藝，也可以通過沉積工藝形成。即便是相同的材料，如果通過不同工藝涂敷到半導體上，其物理特性也會截然不同。

其次，氧化、刻蝕、沉積等看似完全不同的工藝其實有很多共同之處。比如，物理刻蝕中采用的濺射方法，在沉積工藝中同樣也會使用，區別在于“是濺射要刻蝕的晶圓本身”，還是“把濺射出來的粒子沉積到晶圓上”。化學刻蝕中最重要的一點就是刻蝕氣體與反應源生成的廢氣是否易于排放，化學氣相沉積也同樣如此。CVD過程中生成的副產物也要易于揮發、易于排放，這樣后續工藝才會變得更容易。

可見，受半導體制造商青睞的新材料，并不是其本身特性有多優秀的材料，而是其沉積速率、純度等特性易于控制的材料。而且，沉積材料還要易于通過刻蝕或CMP*等工藝去除。如果采用需要過高溫度的材料，可能會因高溫改變已沉積的其他材料。而若采用對溫度非常敏感的材料，又會出現在下一道工藝中無法加熱的問題。

如上文所述，“半導體制程由數百個制造工藝緊密連接而成”。想做好每一道工藝，對其他相關部門的業務也要有很好的把握。要擅于與同事溝通，更要懂得準確無誤地傳達自己的想法。一個半導體產品需要多人合作才可以完成，雖然過程有些辛苦，但也很值得。

*化學機械拋光（CMP，Chemical Mechanical Polishing）：通過物理、化學反應研磨, 去除非所需物質，使半導體晶圓表面變得平坦。

六、金屬布線——為半導體注入生命的連接

01半導體的核心——“連接”

在上幾篇文章中，我們詳細講解了氧化、光刻、刻蝕、沉積等工藝。經過上述工藝，晶圓表面會形成各種半導體元件。半導體制造商會讓晶圓表面布滿晶體管和電容（Capacitor）1；而代工廠或CPU制造商則會讓晶圓底部排列鰭式場效電晶體（FinFET）2等三維晶體管。

1電容（Capacitor）：蓄電池等儲存電荷（電能）的設備，用于各種電子產品。在本文中，電容指半導體數據的存儲設備。

2鰭式場效電晶體（FinFET，Fin Field-Effect Transistor）：三維MOSFET的一種，因電晶體形狀與魚鰭相似而得名。

▲ 圖1：電子元器件區域與金屬布線區域（摘自：Cepheiden）

單獨的元器件若不經連接，則起不了任何作用。如果不把電子線路板上的元器件焊接起來，它們就無法工作。同樣地，晶圓上的晶體管若沒有相互連接起來，也起不了任何作用。只有把晶體管與外部電源連接起來，它們才能各司其職，正常執行把已處理過的數據傳輸到下一個環節等各種工作。可見，晶圓上的元器件與電源以及其他元器件之間的連接是必要的。更何況，半導體本身就是一個“集成電路”，各個元器件之間需要通過電能來“交流”信息。根據半導體電路圖連接電路的過程，就是本篇要講的“金屬布線”工藝。

相同的元器件，用不同的方式連接，也能形成不同的半導體（CPU、GPU等）。可以說，金屬布線是賦予半導體工藝“目的”的一個過程。

▲ 圖2：以金屬布線（黃色部分）連接電子元器件層（紅色部分）（圖中省略了部分結構）（摘自：維基百科）

本篇要講的金屬布線工藝，與前面提到的光刻、刻蝕、沉積等獨立的工藝不同。在半導體制程中，光刻、刻蝕等工藝，其實是為了金屬布線才進行的。在金屬布線過程中，會采用很多與之前的電子元器件層性質不同的配線材料（金屬）。

換言之，不像刻蝕工藝有專門的“刻蝕設備”，金屬布線環節沒有其專門的“設備”，而是要綜合使用各個工藝環節的設備：如移除殘余材料時，使用刻蝕設備；添加新材料時，使用沉積設備；每道工藝之間，則通過光刻設備進行光刻。

02導線與元器件的連接：接觸孔

連接電子線路板時，要先用電線連接電子線路板上的各個電子元器件后，再進行焊接。但半導體制程需要從下往上一層一層堆疊。因此，要先做好元器件層后，在其上層生成接觸孔（Contact，連接元器件與導線），然后再進行金屬布線。

▲ 圖3：在面餅上快生成接觸孔時，鎢（W）的作用與金屬阻擋層的作用（摘自：Cepheiden）

或許有些讀者會好奇：為什么不跳過“接觸孔”，直接把金屬與元器件連接起來？這還要從半導體的微細化說起。在上一篇中，我們提到了衡量溝槽填充程度的溝槽填充（Gap fill）能力。若使用鋁等配線材料，一旦穿孔稍深一些，就算“沉積”得再好，也無法把溝槽完全填充好，從而容易生產出一些中間有空隙的不良導線。也就是說，如果想實現較深的金屬布線（即元器件層與金屬布線層的距離較遠時），就需要用鎢（W）等溝槽填充能力優秀的配線材料進行沉積，提前把溝槽填充好?；蛘撸山佑|孔后再進行高溫處理。如果采用鋁等熔點較低的配線材料，需要先用鎢形成接合面后，再連接鋁導線。

在尺度只有頭發直徑數千分之一的微觀世界里，很多問題是我們難以想象的。為解決這些問題，我們必須比較各種對策，不斷尋找最優的方案。前邊提到的鎢配線似乎只有優點，其實不然。作為半導體配線材料，鎢遠不如銅或鋁。鎢的電阻大，如果用它來充當所有配線材料，將大幅提高半導體的功耗。

03金屬阻擋層：減少金屬與金屬之間的電阻

元器件與接觸孔之間需要能起到阻擋作用的金屬層（金屬或金屬化合物）——金屬阻擋層（Barrier metal）。連接不同性質的物質時，接合面的電阻3會變大，令半導體的功耗大幅提高。因此，在半導體制程中，有效連接金屬與非金屬材料的難度相當大。形成金屬阻擋層的目的，便是實現非金屬材料與金屬材料間的“自然”過渡。要形成金屬阻擋層，我們要先在硅表面涂敷鈦（Ti）或鈷（Co）等材料，使其與硅發生反應生成硅化物接觸結構（Contact Silicide）。這一過程被稱為硅化工藝（Silicidation） 。

3從物理學講，由于金屬與硅的導帶（Conduction band）4間存在能量間隙，所以會產生電阻。

4導帶（Conduction Band）：在固體能帶結構內，以能級分裂的兩個帶中，用高帶促進固體導電。

此外，金屬阻擋層還可以在各工藝中保護元器件不受損。例如，鋁與硅（Si，晶圓的主要成分）相遇時會發生反應，導致接合面被破壞。因此，如果想在元器件層的近處排布鋁線，就必須在硅與鋁接合面之間形成鈦化合物等阻擋層，防止接合面被破壞。

▲ 圖4：采用鋁材料進行金屬布線時，金屬阻擋層的作用

如果以銅取代鋁作為配線材料，金屬阻擋層的作用就更多了。銅的反應能力比鋁還強，可以與比硅更穩定的二氧化硅（SiO2）發生反應。如果銅擴散到二氧化硅里，銅粒子就會滲入到氧化膜中，造成漏電現象。為防止這種情況的發生，要用鉭（Ta）在銅與元器件層接合面形成阻擋層。

04導線：元器件與元器件之間的電線

生成接觸孔后，下一步就是連接導線。在半導體制程中，連接導線的過程與一般電線的生產過程非常相似，即先制作線的外皮。在一般的電路連接中，直接采用成品電線即可。但在半導體制程中，需要先“制作電線”。

▲ 圖5：反應性離子刻蝕（RIE）與鑲嵌（Damascene）工藝的比較（摘自:（株）圖書出版HANOL出版社[半導體制造技術的理解293p]）

電線的制作過程因配線材料而異。如果沉積鋁配線，可采用在前幾篇文章講述過的刻蝕和沉積工藝制作：先在整張晶圓表面涂敷金屬膜，再在涂敷光刻膠后進行曝光，然后移除殘余的鋁材料，最后在鋁周圍添加各種絕緣材料。

然而，采用銅作為配線材料時，金屬與電介質層的沉積順序要反過來：即先沉積電介質層，再通過光刻工藝刻蝕電介質層，接著形成銅籽晶層（Seed Layer），在電介質層之間加入銅，最后去除殘余銅。

有些讀者可能會好奇：只是調換了沉積順序，為什么這么重要？如前所述，采用銅布線，就必須涂敷銅籽晶層，為此又新加入了沉積和電鍍（Electroplating，以鋁作為配線材料時不需要電鍍過程）等工藝。日后，為攻克鋁配線帶來的技術難題，除用銅（Cu）來做線材外，我們還需要研發出更多新的工藝。其實，早在100年前，人類就知道銅的導電性要優于鋁。那么，當時為什么沒有把銅用作配線材料？因為，從半導體制造商的角度來看，要以更低廉的成本令導線用于更多的晶體管，半導體制造工藝也需要同步發展，而當時的工藝并無法解決銅配材帶來的新問題。

金屬布線越往上越厚。在半導體元器件中，頻繁交流龐大數據的元器件之間當然要近一些，反之則可以遠些。排列較遠的元器件之間，可以通過上層較厚的金屬布線來進行連接。

不難看出，位于上層的較厚金屬導線無需高難度技術做支撐。半導體制造商在過去制作的有一定厚度的鋁導線到如今也可以直接放到上層。也就是說，上層布線無需采用尖端技術，只要沿用以往的工藝即可。這也是半導體制造商節省投資并縮短工藝學習時間的一個有效方法。

05技術的組合

上述技術并非各自獨立存在，而是根據各半導體制造商的不同目的，形成各種不同組合，從而生產出廠商希望制造的多種半導體。例如，與SK海力士等芯片制造商不同，臺積電（TSMC）、英特爾等邏輯半導體5制造商對晶體管的電流控制能力要求比較高。為此，邏輯半導體制造商采用了FinFET等三維晶體管，實現了三維結構的電流，以增加電流通道的面積。在三維晶體管上生成接觸孔，當然要比在DRAM等平面晶體管上難度更大。圖6形象地揭示了這兩種情況，左圖是在平面電流通道生成接觸孔，較容易；右圖是在三維晶體管上生成接觸孔，較難。

5邏輯半導體（logic semiconductors）：CPU、GPU等通過處理數字數據來運行電子設備的半導體。

▲ 圖6：在邏輯半導體的FinFET生成接觸孔，要遠比在DRAM的平面晶體管生成接觸孔難

導線的金屬阻擋層也一樣，英特爾在其7納米工藝中，為解決銅的電遷移6現象，試圖用鈷配線代替銅，卻兜了好幾年的圈子。2022年，英特爾在4納米工藝中又重新回到原點，采用銅配線，試圖通過用鉭（Ta）和鈷金屬層包裹銅線來攻克技術難關。英特爾將此稱為“強化銅（Enhanced Cu）”。

6電遷移（EM，Electromigration）：指在金屬導線上施加電流時，移動的電荷撞擊金屬原子，使其發生遷移的現象。

隨著半導體的日益微細化，這種新的挑戰將不斷出現。對英特爾等CPU制造商來說，元器件的高速運行至關重要。正是由于CPU制造商非常重視元器件的速率，連抗電遷移性能出色的銅配線也遇到了瓶頸。英特爾的幾番周折正是為了解決銅配線帶來的技術難關。而像SK海力士等芯片制造商，雖然不存在電路運行速率上的問題，但卻在堆疊電容維持電荷容量上遇到了難題。微細化給處于不同制造環境的制造商提出的技術難題各有不同。但可以肯定的是，SK海力士在金屬布線上的難題也終將出現。

06結論：“理解”先于“死記硬背”，

“多人”先于“個人”

我們一起閱讀了六篇文章，說長也長，說短也短。區區六篇文章，或許連半導體產業的1%都無法囊括。盡管如此，筆者仍然義無反顧地寫下這六篇文章，希望能向未來將引領半導體產業的棟梁們傳達幾點核心信息。

半導體制程可以說是一個“集腋成裘”的過程。一張晶圓需經數百道工藝、數萬人聯手才能完成。盡管每一名作業人員對最終成品的貢獻可能都不及1%，但任何一道工藝出現任何差錯，都會影響半導體的整體運行。半導體制程中，每一名工作人員的工作都不是孤立的。我們要銘記：半導體制程的所有工藝都有機地交融在一起，牽一發而動全身。

另外，我也希望讀者們能通過這六篇文章認識到“理解工藝技術”的重要性。其中，理解技術彼此之間的關系尤為重要。比如，在沉積工藝中，我們要考慮到新添加的材料是否適合進行加熱處理和刻蝕；充分刻蝕后，如果在后續的沉積工藝中，材料的溝槽填充能力不佳，會對整個產品產生影響；繪制微細圖形時，如果光刻機光刻不充分，就要多重曝光7，即使用掩模多次重復沉積和刻蝕。

7多重曝光（Multi Patterning）: 通過重復的曝光和刻蝕工藝，追求更高圖形密度和更小工藝節點的技術。

可見，半導體產業不僅是尖端產業，更是需要“可信度”的產業。從業人員需要有較高的溝通和創新能力以及正直的從業態度。在成功研發出新的微細工藝，出現各種技術難關后，要本著正直的態度，將這些新的技術難題與業界分享，然后再聯合起來發揮創新能力，一同將難題攻克。半導體技術的發展是不斷出現問題、不斷解決問題的過程。光刻工藝中，以光刻膠解決浸沒式光刻機帶來的新問題就是一個典型的案例。

▲ 圖7：用光刻膠解決光刻機帶來的新問題

希望讀者們能通過本系列文章對半導體產業的性質有所了解，并通過對技術的不斷深耕成就自己的職業生涯，與各相關部門聯手，制造出全球最有競爭力的半導體產品。

目前，半導體技術在微細化過程中再一次遇到瓶頸。越往后，半導體制造越要傾聽半導體用戶的聲音，通過溝通實現技術研發的能力也將變得越發重要。

審核編輯：湯梓紅