電子發燒友網報道（文/李彎彎）近幾年，汽車電動化、智能化迅速發展，這使得汽車上使用的芯片數量越來越多、金額越來越大。每輛車上用到的芯片數量幾乎翻倍，一些高端車型使用的芯片數量甚至超過1000顆，每輛車上所使用的金額比重也大幅提升。

然而，車規時代基本追求零質量缺陷目標，車規產品全流程都要進行嚴格的質量把控，不同環節都有不同的質量管理標準，如AECQ100、IATF 16949、ISO26262等。對于企業來說，如何低成本設計、生產出高質量的車規產品，離不開高效測試解決方案的強力助攻。

質量問題帶來的各種顯、隱性成本

“質量問題，會帶來各種顯性或隱性成本。”在日前的泰瑞達年度媒體見面會上，該公司中國區總經理Felix Huang先生向媒體表示。如下圖所示，最左側橫坐標是質量等級，縱坐標是質量帶來的成本。可以看到，紅色這條線表示，質量等級越高，后面器件帶來失效的成本就會降低；綠色這條線表示，為了追求質量要做一些預防性的提前檢測，因此為了追求高質量，額外會帶來成本的增加。實際上，每家企業都會考慮成本和質量的平衡點。

Felix Huang先生解釋說：“雖然都是裝在車上，不同芯片的質量和成本要求不一樣。比如，用在自動駕駛和智能座艙上的主控芯片，它們的質量要求必然不同，自動駕駛對質量要求更高，因為涉及到安全性的問題。其他的還有MCU、傳感器等質量要求也會有區別。”

如上圖中間的冰山圖，海平面之上是能夠看到的顯性的成本，如質量問題帶來的客退、測試成本；海平面之下是一些隱性成本，如果質量控制不好會帶來很多成本，如庫存成本、運輸成本，再往下甚至會引起人員變動帶來的成本。Felix Huang先生認為，隱形帶來的成本對社會的影響遠遠超過顯性成本。

此外，如果測試方案不好，也會到來很多問題，比如：有一些失效問題沒辦法檢測出來；由于測試方案不好，需要多次測試，增加測試工序；有些問題在前面就應該識別，結果到后面才識別出來，從而增加生產和裝配成本等。在Felix Huang先生看來，在產品設計的初期就應該考慮好測試的設計和策略，這樣才能有效避免上述問題。

如何達成車規要求的零質量缺陷目標

如何才能達成車規要求的零質量缺陷目標呢？Felix Huang先生認為，首先是要考慮測試策略，即在開始設計芯片的時候，就要想要達到0 DPPM的效果，在設計階段到最終量產階段每個環節是怎樣的，如何去保證質量；其次是流程怎么做，即在實現這個流程的過程中，如何進行多步驟協作、多人協作，如何做到盡可能自動化，減少人為因素帶來的問題；最后是需要什么樣的工具來支撐，是否有可靠的工具能夠做實時性、可預測性、智能性分析。

具體來看，在測試策略方面，需要有一個比較靈活的測試流程來盡量優化質量成本。在完成芯片的過程中有多個檢測階段：1、Wafer Sort（晶圓測試），也就是在晶圓階段通過測試機檢測有沒有壞的Die；2、Partial Assembly，最終芯片會裝配在PCB板上，這個階段要對PCB板裝配進行檢測；3、Final Test（成品測試），即在芯片完成之后切割Die，之后進行封裝，對封裝也需要做檢測；4、System Level Test，這個是把芯片安裝到最終應用的系統板上，需要做一個系統級測試。針對上述每個階段的測試，泰瑞達都有不同的機臺可以覆蓋。

泰瑞達能提供較靈活的測試策略(FLEX TEST)。從上圖可以看到，兩側都有箭頭，也就是說測試的側重點可以左移，也可以右移。什么意思呢？很多芯片上的缺陷都希望能夠盡早發現，如果很多問題在晶圓測試階段就能夠檢測出來，到了成品測試時就不需要再去檢測，只需要去檢測封裝時Die與Die之間互連可能帶來的問題。

對于一顆芯片來說，其測試成本相較于工藝、封裝占比較小，將測試項更多的移到前面，越早發現問題，就可以省去后面封裝帶來的成本。從成本的角度來看，可以考慮檢測是不是能夠往前移一點。當然有些不能移的，就只能在后面添加上去。

要實現這樣一個FLEX測試，對測試的要求其實很高，首先是要求它的機臺本身要求非常好的穩定性、可重復性；其次是要求其測試能力和覆蓋率要達到要求。

測試流程方面，它并不像表面看上去那么簡單，不僅僅是篩出芯片的好和壞。它需要不斷分析數據，分析完數據后，才能確定哪些項目要往移。這里面需要非常多的技術和工具支撐。Felix Huang先生介紹說：“泰瑞達內部有一個專門的軟件工具PortBridge，早期IC設計人員和ATE測試人員很難溝通，PortBridge起到了一個溝通橋梁的作用。EDA的設計人員、DFT人員可以通過Mentor Graphics的理念，用EDA工具直接連接我們的測試機直接驗證設計向量。”

PortBridge這個軟件裝集成在IG-XL開發環境里面，通過EDA工具訪問測試機控制晶圓測試、成品測試和SLT，根據它們的結果實時在線做調試。這使得在設計階段就可以直接看ATE的測試結果，并反饋給Fab，其作用主要是在早期階段有助于調試良率。

此外，在ATE開發測試程序上，泰瑞達也探索出了高效的方法和工具。從1995年到2020年，測試程序復雜度越來越大。最早測試一顆SoC混合芯片可能只有200個測試項，代碼量大概一兩千行，現在芯片要測試更加復雜的功能及不同的場景，代碼量大概到了2萬行。以前這個階段一個或幾個工程師就能基本完成，如今不僅僅是芯片復雜度增加，開發周期也要求越短越好，基本上都需要多人開發，開發測試程序基本都是一個團隊。Felix Huang先生告訴媒體：“因為需要協同不同地方的人開發，最后再整理調試，這對一些工具、自動化、智能化提出了要求。在這方面，我們有多人協同分布式處理開發工具Git，以自動把版本做合并。此外，還有一些不同的工具寫成腳本，也有在過程中不斷優化的工具。”

可以看到，測試的整個測試流程相當復雜的，從第一階段開始跟芯片設計師談早期的測試方案；第二階段測試程序的設計，包括代碼、調試等；到第三階段把每個工程師調的不同流程整合構建在一起，形成一個完整的解決方案；第四階段對代碼做標準化，拿掉冗余的部分等；最終得到質量達標、成本低、又好用的方案發布生產。

在工具方面，首先是IG-XL軟件，是ATE行業中用戶最廣，評價最高同開發軟件，其實用性、易用性和穩定性都處于業界領先水平。泰瑞達所有的Soc測試設備都采用這個開發環境，便于用戶開發。

其次是Oasis，它是基于IG-XL軟件的一個輔助工具，可以檢測開發的代碼質量，比如，在Offline階段運行Oasis工具，可以自動看不同工程師寫出來的代碼有沒有錯、有沒有冗余。

還有一款全流程管理軟件DevOps，這是一款完全自動化的全流程管理軟件，基于IG-XL開發軟件和Oasis輔助軟件來保證代碼調試過程的質量。工程師開始開發一個測試程序的時候，從Offline階段就會自動調用Oasis中的Offline檢測工具，生成一個報告，將問題發到相關工程師的郵箱，直到把報告中的的問題全部修復以后才會進入到下一個階段。

另外，Felix Huang先生重點談到公司的一款數據分析工具UltraEDGE。在整個見面會上，Felix Huang先生多次強調數據，整個流程從前到后流動的就是大數據，海量的數據支撐來達到0 DPPM。這款工具可以在前面的測試結果出來之后，進行數據分析和反饋。

UltraEDGE具體如何工作呢？如上圖，晶圓從中間刻蝕機出來之后上右側的ATE測試機。晶圓測試完成后，大量數據進入UltraEDGE，在里面可以自建一些FDE Fault Detect Engine工具，進行質量和數據統計；也可以在上面安裝第三方數據分析軟件，比如OptimalPlus、PDF數據管理軟件，在其中進行加密和機器學習，對抓取到的原始數據進行分析。之后形成晶圓圖，在晶圓上的多個Die中，綠色表示通過，紅色表示失效，藍色表示可能有一些是邊緣性的問題。把一些潛在的缺陷問題體現出來，反饋給Foundry，從而進行工藝的調整和改善。UltraEDGE最終目的是提升良率，降低成本。

總結

如今汽車電動化、智能化是未來趨勢，車規芯片的市場需求將會越來越大。同時車規芯片對質量的要求也更高。對于芯片企業來說，選擇合適的測試方案，有助于企業以更低成本打造出高質量的產品，并能夠以更快速的時間實現上市。泰瑞達擁有全覆蓋的測試機臺，能夠針對不同企業不同芯片設計合適的測試策略，同時它也創新性研發出各種工具，使得測試的各個環節更加高效，真正助力芯片企業達成高質量低成本目標。