早段時間，美國SIA和SRC發(fā)布一份半導體未來發(fā)展路線圖。本章節(jié)是路線圖中關(guān)于數(shù)字處理技術(shù)部分的路線圖介紹譯文，現(xiàn)在分享給讀者。

數(shù)字處理的路線圖審視了數(shù)字處理的當前和新興驅(qū)動因素，以及處理范式中所需的創(chuàng)新。這些要求決定了數(shù)字處理、存儲芯片、支持芯粒、互連和整個系統(tǒng)架構(gòu)所必需的技術(shù)和體系結(jié)構(gòu)。反過來，芯粒和互連體系結(jié)構(gòu)定義了設(shè)備、互連以及化學和化學加工技術(shù)的要求?；瘜W加工需要深入了解物理和化學反應(yīng)機制，以便將其整合到產(chǎn)品中。數(shù)字處理章節(jié)還規(guī)定了系統(tǒng)級集成數(shù)字處理系統(tǒng)所需的附加要求和解決方案，以及與整體安全性、電源轉(zhuǎn)換/傳遞、系統(tǒng)可靠性和運行時管理需求相關(guān)的系統(tǒng)級考慮，這些內(nèi)容在路線圖的其他章節(jié)中討論。圖4.1描述了本章的整體主題。

01.主要障礙和挑戰(zhàn)

在實現(xiàn)異構(gòu)集成數(shù)字處理系統(tǒng)方面，需要解決一些障礙和挑戰(zhàn)：

1. 隨著數(shù)據(jù)的數(shù)量和速率呈指數(shù)增長，處理數(shù)據(jù)的移動成本問題，包括性能（延遲和帶寬）、每傳輸一比特的端到端能量消耗。

2. 限制系統(tǒng)級別的總能耗，并大幅提高數(shù)字處理系統(tǒng)作為整體的能效，以處理數(shù)據(jù)激增和必要的數(shù)據(jù)處理。

3. 解決當前使用的體系結(jié)構(gòu)以及由總功耗、功耗分配、插板和互連所引入的系統(tǒng)內(nèi)封裝（SiPs）的規(guī)模限制。

4.改進對未來設(shè)備制造的物理和化學過程的基本理解，包括先進的圖案形成、原子尺度薄膜沉積、蝕刻、區(qū)域選擇性沉積和其他選擇性材料處理。 5.解決對異構(gòu)集成數(shù)字處理系統(tǒng)安全性和可靠性不斷增長的需求，包括監(jiān)測和解讀所有必要信息，以確保安全和可靠的運行。

6.解決和改善端到端的可持續(xù)性，涵蓋預設(shè)計、設(shè)計、制造、使用以及最終處理/回收。

7.提供高級設(shè)計工具，允許將功能分解為多芯片片體系結(jié)構(gòu)，同時優(yōu)化多個參數(shù)；大型設(shè)計空間中的優(yōu)化所帶來的挑戰(zhàn)，需要基于機器學習的解決方案。

第4.1節(jié)討論了應(yīng)用需求如何推動數(shù)據(jù)處理范式，而第4.2節(jié)討論了系統(tǒng)級別的架構(gòu)影響、相關(guān)挑戰(zhàn)、實施和技術(shù)需求。第4.3節(jié)將系統(tǒng)級架構(gòu)需求具體細化到在設(shè)備、互連、材料和化學處理方面的挑戰(zhàn)，以及有前景的解決方案。數(shù)字處理范式、系統(tǒng)級架構(gòu)以及數(shù)字處理設(shè)備/材料的路線圖如表4.1所示。

01.4.1節(jié)—應(yīng)用、數(shù)字處理范式和硬件-軟件（HW-SW）協(xié)同設(shè)計

這一部分確定了最迫切和突出的應(yīng)用和市場驅(qū)動的設(shè)計需求。其中一些應(yīng)用需求也指出了當前數(shù)據(jù)處理體系結(jié)構(gòu)的不足，因此本節(jié)還涵蓋了數(shù)字處理范式的演變。最后，軟硬件協(xié)同設(shè)計強調(diào)了在不同系統(tǒng)設(shè)計層面的協(xié)同方式以滿足功耗和性能需求的必要性。

4.1.1 應(yīng)用

正如第1章所詳述的那樣，各種廣泛的應(yīng)用將推動半導體路線圖的制定，對性能、能效、安全性、可靠性、可擴展性、存儲和互連等方面有多種不同的要求。例如，高性能計算（HPC）和人工智能（AI）強調(diào)大規(guī)模計算和存儲，而物聯(lián)網(wǎng)（IoT）應(yīng)用則更加地關(guān)注在能量、計算和存儲方面的限制。上文表4.2概括了這些各種應(yīng)用的關(guān)鍵和重要需求。 需要注意的是，人工智能應(yīng)用涵蓋了生成式人工智能應(yīng)用的重要子類，其中大型數(shù)據(jù)集推動了學習步驟，使得能夠基于從訓練數(shù)據(jù)集中學到的模式生成合成數(shù)據(jù)。特別是，生成式人工智能應(yīng)用加劇了對存儲容量、能耗和處理能力的需求。 本章重點關(guān)注數(shù)字技術(shù)，從系統(tǒng)架構(gòu)到設(shè)備，涵蓋了這些應(yīng)用的一些核心需求，包括數(shù)字處理范式、硬件-軟件協(xié)同設(shè)計、能效高性能的計算和存儲架構(gòu)，以及設(shè)備和材料加工技術(shù)。其他一些應(yīng)用需求，比如可靠性、封裝和安全性，將在其他章節(jié)中討論。

4.1.2 數(shù)字處理范式

當基于CPU的處理平臺無法滿足特定應(yīng)用的計算/能效/存儲效率要求時，一般的方法是從標準計算轉(zhuǎn)向定制計算解決方案，比如定制處理器或硬件加速器。 為了改善這些應(yīng)用的計算能效和性能，有必要探索新的計算范式，以超越當前主流計算中心范式。 以下計算范式發(fā)展前景大、具有特定的應(yīng)用：

1. 計算中心范式（Compute-centric）：大多數(shù)當前的計算架構(gòu)主要關(guān)注：計算單元、存儲單元和用于支持計算結(jié)構(gòu)的互連。應(yīng)用處理的效率通過利用計算的特性來解決，例如指令（CPU、DSP、ASIP）、指令級并行性（標量、超標量、VLIW）和任務(wù)級并行性（多核、異構(gòu)架構(gòu)）。

2. 數(shù)據(jù)驅(qū)動架構(gòu)（Data-driven architectures）：大量應(yīng)用涉及大規(guī)模數(shù)據(jù)處理，開始將焦點從計算轉(zhuǎn)移到存儲，因為有大量能量花費在存儲和互連上。為了提高性能和能源的整體效率，新的存儲設(shè)備和架構(gòu)正在發(fā)展。

3. 存儲中心范式（Memory-centric:）：隨著數(shù)據(jù)密集型應(yīng)用中存儲和計算的成本（性能和功耗）繼續(xù)傾向于存儲（稱為“存儲墻”），越來越多的架構(gòu)傾向于將計算資源放置在靠近數(shù)據(jù)的位置，如存內(nèi)計算和近存計算。

4. 隨機計算（Stochastic computing）：目前的計算范式處理和存儲信息的精度是以數(shù)字（8、32、64位）表示的。數(shù)值數(shù)據(jù)的處理具有計算成本，在大量不強制要求數(shù)字精度的應(yīng)用中，將信息以概率數(shù)據(jù)形式存儲，并采用相關(guān)簡化的計算，可以顯著提高能效。

5. 認知計算（Cognitive computing）：與隨機計算類似，信息也可以用大型隨機向量來存儲和處理，這被超維度計算所利用。對于人工智能系統(tǒng)而言，這種計算范式在網(wǎng)絡(luò)架構(gòu)、學習的能源效率、推理和噪聲/誤差容忍度方面有很多優(yōu)勢。用大型隨機向量表示符號數(shù)據(jù)也能實現(xiàn)多層次的認知計算。

6. 神經(jīng)形態(tài)計算（Neuromorphic computing）：這是受腦啟發(fā)的計算范式，包括基于神經(jīng)元和突觸的集成記憶和計算架構(gòu)。通過事件驅(qū)動/異步計算和通信（如脈沖神經(jīng)網(wǎng)絡(luò)），提高了能源效率。 7. 量子退火和量子計算（Quantum annealing and quantum computing）：傳統(tǒng)計算以位存儲信息，并通過算術(shù)進行計算，而量子計算以多維狀態(tài)（量子位）存儲信息，并利用量子位的疊加和干涉來為大型復雜問題提供指數(shù)級的計算能力增長。

4.1.3 軟硬件協(xié)同設(shè)計

這種硬件-軟件協(xié)同設(shè)計的描述主要聚焦于高性能計算（HPC）用例，因為HPC社區(qū)愿意投資開發(fā)硬件和軟件。自三十年前大規(guī)模并行處理器（MPP）架構(gòu)問世以來，HPC轉(zhuǎn)向了利用商用現(xiàn)成計算技術(shù)的策略，例如X86微處理器和通用DRAM內(nèi)存。這標志著定制設(shè)計的Cray Vector HPC系統(tǒng)的終結(jié)。隨著丹納德比例的終結(jié)和摩爾定律的放緩，MPP策略仍然存在，但近20年來的重點轉(zhuǎn)向了使用帶有通用處理器（COTS CPUs）的計算節(jié)點，搭配執(zhí)行大部分雙精度浮點運算的圖形加速器。Exascale Computing Project建立了與處理器和系統(tǒng)公司合作的架構(gòu)研發(fā)項目，以支持協(xié)同設(shè)計合作，從而帶來了新的硬件和軟件能力，用于異構(gòu)CPU-GPU HPC，并擴展以支持科學機器學習。正如在第4.2.2節(jié)所描述的那樣，性能是HPC社區(qū)的主要目標。從TeraFlop到PetaFlop的性能提升導致的功耗增加了2.8倍，最近從PetaFlop到ExaFlop的性能提升導致的功耗增加了9.0倍，可持續(xù)性較差。 未來HPC和計算性能的進步將需要一種全面的協(xié)同設(shè)計方法，以在真實工作負載上實現(xiàn)能效計算性能的顯著增長。

對真實應(yīng)用性能測量的轉(zhuǎn)變?yōu)楫悩?gòu)處理器提供了動力，它將領(lǐng)域?qū)ｉT化的加速器與通用處理器、先進的內(nèi)存和網(wǎng)絡(luò)接口整合在一起。這些HPC驅(qū)動因素的融合與CHIPS和Science Act的目標一致，旨在為硬件原型開發(fā)、芯粒的先進封裝和3D異構(gòu)集成創(chuàng)造基礎(chǔ)設(shè)施和生態(tài)系統(tǒng)。微電子共同體的發(fā)展旨在使ASIC設(shè)計工具更加民主化，并且新興的芯粒集成標準都支持不斷發(fā)展的芯片片市場。這些持續(xù)的需求和市場趨勢將需要更廣泛、更深入地能夠同時考慮系統(tǒng)軟件棧和硬件。這是深層次的協(xié)同設(shè)計，算法和架構(gòu)一起設(shè)計，以開發(fā)最佳解決方案。

在未來十年中，高性能計算（HPC）的能效性能驅(qū)動因素將與許多計算領(lǐng)域的共同需求相一致，需要有能力將處理器、存儲技術(shù)、加速器和離散功能單元定制成異構(gòu)計算設(shè)計。先進封裝和基于芯粒技術(shù)標準的3D集成的出現(xiàn)，例如通用芯?；ミB標準（UCIe），將支持它們?nèi)谌氘悩?gòu)處理器中。集成這些定制芯粒技術(shù)的工具將是這種能力的關(guān)鍵組成部分，并將涵蓋從電路設(shè)計到布局設(shè)計，一直到全系統(tǒng)仿真。這些硬件設(shè)計工具需要與性能分析工具同時應(yīng)用，以更好地理解應(yīng)用程序及其算法。這將實現(xiàn)對硬件技術(shù)設(shè)計的快速探索和評估，并對應(yīng)用程序的變化進行優(yōu)化，以在復雜的權(quán)衡（性能、功耗效率、易移植性、設(shè)計和制造成本、總體擁有成本）中實現(xiàn)解決方案的優(yōu)化。

人工智能無疑將在這個領(lǐng)域發(fā)揮作用，多個學術(shù)和工業(yè)倡議已經(jīng)將人工智能納入其設(shè)計和優(yōu)化周期。 除了對綜合設(shè)計空間進行推理的工具之外，還需要從軟件到集成電路高效地塑造未來技術(shù)。異構(gòu)計算系統(tǒng)軟件將需要在軟件框架、編譯器技術(shù)、運行時和操作系統(tǒng)方面不斷取得進步。從硬件技術(shù)的角度來看，這將需要用于ASIC設(shè)計、SoC設(shè)計、存儲子系統(tǒng)設(shè)計的高生產(chǎn)力工具，以及多個異構(gòu)芯粒組合互操作的能力。以不同的數(shù)字處理技術(shù)制造的個別組件將需要低成本、低功耗、高產(chǎn)出地無縫集成，這將需要在異構(gòu)封裝技術(shù)方面取得顯著進步。粗粒度的可重構(gòu)架構(gòu)（CGRAs）和在分解架構(gòu)中動態(tài)組合離散組件的能力將進一步擴展可能的協(xié)同設(shè)計空間；這將需要能夠在應(yīng)用運行時進行優(yōu)化的工具，并跨并行運行的工作負載整合優(yōu)化標準。雖然當前某些云計算環(huán)境面臨這種復雜性的一些方面，但未來十年將會看到在更大范圍和應(yīng)用工作負載中的重構(gòu)能力。

致力于實現(xiàn)這種更深層次協(xié)同設(shè)計的技術(shù)的研發(fā)對于我們國家戰(zhàn)略計算工作負載的持續(xù)性能和能效的指數(shù)級增長至關(guān)重要。2023年4月，國家科學院發(fā)布了一份報告，概述了高性能計算的重要性、技術(shù)顛覆、市場生態(tài)顛覆，以及重新思考硬件和架構(gòu)創(chuàng)新、軟件、系統(tǒng)獲取和云計算的作用。

03.4.2節(jié)—系統(tǒng)級架構(gòu)

SRC的十年計劃指出，數(shù)據(jù)容量和數(shù)據(jù)傳輸成本在處理系統(tǒng)中占據(jù)主導地位。在芯片規(guī)模上，芯?；ㄙM在互連方面的能量比例已經(jīng)在先進節(jié)點上大幅增長，如圖4.2所示。封裝內(nèi)系統(tǒng)必須處理各個規(guī)模下的數(shù)據(jù)傳輸成本，無論是絕對功耗還是數(shù)據(jù)傳輸過程中每比特的能量消耗。

本章中所討論的系統(tǒng)級架構(gòu)技術(shù)在緩解數(shù)據(jù)傳輸成本方面顯示出前景的潛在技術(shù)概述如下：

1. 近存處理。 2. 存內(nèi)處理，涵蓋開發(fā)具有嵌入式邏輯的合適內(nèi)存設(shè)備。 3. 在互連接口內(nèi)部的處理，例如在芯片內(nèi)路由器中進行數(shù)據(jù)傳輸。 4. 3D芯粒堆疊架構(gòu)，大幅減少芯粒間互連的距離。 5. 避免系統(tǒng)級數(shù)據(jù)移動的架構(gòu)解決方案，比如廣播方式。 6. 由于時鐘信號在全局分布，相關(guān)的互連功耗（使用H樹或類似的互連拓撲結(jié)構(gòu)）需要解決。 在互連的層面上，下面列舉了幾種可能降低互連能耗的解決方案： 1. 使用許多芯粒集成技術(shù)中提供的重新分配層（RDLs），如CoWoS。 2. 在2D和3D配置中，使用短距離的時鐘轉(zhuǎn)發(fā)鏈接，避免需要用于時鐘/數(shù)據(jù)恢復的面積和能耗較大的PLL和DLL。

3. 使用超出PAM 4的先進符號編碼技術(shù)。 4. 使用能源管理鏈接，支持類似DVFS的模擬方法和其他技術(shù)。 5. 在封裝級別IO應(yīng)用光子學。從長遠來看，這可能是解決芯粒間連接的一種方法，但非IO部署還需要進行重大的發(fā)展。 顯然，發(fā)展互連標準以簡化芯粒集成并發(fā)揮HI的全部潛力是必不可少的。標準正在不斷演進（如BoW、ODSA、UCIe等），其他標準也可能會演進或基于主導標準構(gòu)建，包括用于功耗分配、可靠性監(jiān)測、安全監(jiān)測和測試的標準。

SRC的十年計劃顯示，如果當前的芯片/系統(tǒng)設(shè)計趨勢繼續(xù)以預計的部署速度發(fā)展，系統(tǒng)功耗總體趨勢將超過全球總發(fā)電量。為了解決這個改善能源效率的重大挑戰(zhàn)，需要采用多種解決方案，包括以下方面： 1. 創(chuàng)新的存儲技術(shù)，包括非易失性存儲設(shè)備、模擬存儲設(shè)備等。 2. 提高通用多核架構(gòu)的能效。 3. 用更佳能效的專用功能加速器替換或增強通用處理解決方案。

4. 人工智能/機器學習（AI/ML）的首選處理引擎從傳統(tǒng)的數(shù)字ML加速器（如GPU和GPU）轉(zhuǎn)向更加能效的替代方案，尤其是模擬AI/ML加速器。 5. 神經(jīng)形態(tài)計算可提供每單位能量的極致性能，超過傳統(tǒng)基于晶體管的解決方案幾個數(shù)量級。 6. 減少數(shù)據(jù)移動成本的系統(tǒng)架構(gòu)創(chuàng)新。
4.2.1.存儲技術(shù) 目標/需求：獨立存儲器材料和設(shè)備

需要方法來拓展當前主流的獨立存儲器、DRAM和NAND閃存技術(shù)，同時使“新興”存儲器得以出現(xiàn)和發(fā)明/發(fā)現(xiàn)新型存儲器可能性。

障礙/挑戰(zhàn)

DRAM的進一步縮放受到需要大量空間容納電容器的阻礙，因此通過層疊（同質(zhì)集成）的3D器件堆疊，類似于3D NAND的做法，對于持續(xù)提高密度有很大的幫助。3D同質(zhì)DRAM的一個主要障礙在于它需要具有適當驅(qū)動特性和極低泄漏的BEOL兼容選擇器件，這一點尚未實現(xiàn)。在3D NAND中持續(xù)的層疊需要刻蝕技術(shù)的進步和更薄的材料（朝向2D），尤其是通道。對于DRAM和NAND，需要新的封裝架構(gòu)方案和支持芯片堆疊（3D HI）的技術(shù)，超越當前的HBM方法。

新興存儲器依然“新興”，目前還沒有任何具備取代DRAM和NAND Flash在大規(guī)模獨立實施中所需屬性的存儲器。新興存儲器必須克服各自已知的缺陷，以在成本、縮放、可靠性、變異性、重復性、循環(huán)性等指標方面與這些主流存儲器競爭。在解決新興存儲器的不足方面做了很多工作（如各種類型的ReRAM、PCRAM、MRAM和FERAM），但還沒有取得整體性的成功。如果沒有整體的設(shè)備競爭力，這些技術(shù)將被限制在較小規(guī)模的細分領(lǐng)域?qū)嵤?，例如MRAM作為非易失性SRAM替代品和FERAM作為相對快速和低電壓的非易失性存儲器。

對于整個存儲器空間，尚未建立或甚至設(shè)想的革命性新應(yīng)用平臺（如新的AI架構(gòu)、新型消費設(shè)備，甚至在新領(lǐng)域中的DRAM和/或NAND）可以促使新興存儲器出現(xiàn)。因此，新的技術(shù)機會和重疊部分應(yīng)繼續(xù)受到關(guān)注。獨立存儲器空間中未曾預見到的機會可能通過朝向減輕耗能、計算至存儲器互連瓶頸（所謂的“內(nèi)存墻”）的新架構(gòu)的演變而展現(xiàn)。

可能的解決方案

對于任何存儲器和/或選擇器件的材料和器件解決方案，必須全面了解許多目標性能指標和集成挑戰(zhàn)，這些能夠使設(shè)備成為對當前存儲器的潛在替代品或補充品。 材料和器件的發(fā)展必須與建模（第一原理、傳輸、多物理等）同步進行，以指導開發(fā)和實施。新的架構(gòu)和技術(shù)空間有助于消除當前路線圖問題，可能會為已建立的和/或新興存儲器技術(shù)開啟新機會。

對于擴大主流存儲器技術(shù)（3D NAND存儲器和3D DRAM）的性能和能源效率，以及采用新興存儲器技術(shù)（ReRAM、PCRAM、MRAM和FERAM（包括FeFET和FTJ存儲器）的需求列舉如下；新型存儲器技術(shù)的可取之處和趨勢、類模擬的存儲器設(shè)備和其他存儲器也在下面列舉： 主流存儲器 3D NAND：擴大需要更薄的通道材料（2D），具有合理高遷移率（>20 cm^2/Vs），并且與BEOL材料處理窗口兼容的同時進行3D沉積技術(shù)（ALD）；通過鐵電材料使用極高的介電常數(shù)。 3D DRAM：層疊需要BEOL兼容的選擇設(shè)備，具有高驅(qū)動電流（>10 MA/cm^2），在+/-2V附近，并且極低的泄漏（<<10^-15A）。朝向2D也是如此。 支持DRAM和NAND以及其他新興存儲器應(yīng)用的3D異質(zhì)封裝架構(gòu)和方法，。

新興存儲器

ReRAM：朝向?qū)?a target="_blank">電阻狀態(tài)的確定性控制，以減少設(shè)備變異性和循環(huán)重復性，最小漂移和高穩(wěn)定性。

PCRAM：對抗漂移和原子偏聚的材料，需求較低的驅(qū)動電流。

MRAM：MTJ器件或具有10-100倍較低臨界電流或電壓切換和10-100倍較高電阻比率的模擬器件。

FERAM（包括FeFET和FTJ）：在X-Y和Z方向上具有高而均勻的殘極化，高保持力和抵抗偏置和疲勞。

新型存儲器 類模擬器：對多種存儲器狀態(tài)（>10）進行確定性控制，具有近線性響應(yīng)、大動態(tài)范圍、低變異性，以及大規(guī)模的高循環(huán)和可靠性。 其他具有對抗性能屬性的新型概念。

4.2.2. 傳統(tǒng)數(shù)字處理 挑戰(zhàn)和需求

通用計算集成電路將繼續(xù)保持其工作效率。這些系統(tǒng)已經(jīng)在從HPC到嵌入式/IoT應(yīng)用的各種應(yīng)用中進行了優(yōu)化和使用。需要解決的挑戰(zhàn)有： 1.高核心數(shù)量單芯片實現(xiàn)的低產(chǎn)量和高成本，有效地限制了規(guī)?；?。 2.在高核心計數(shù)系統(tǒng)中保持緩存一致性阻礙了規(guī)模化。 3.當工作負載被卸載到加速器時，核心空閑或低利用率核心造成的能耗效率低下。 4.傳統(tǒng)內(nèi)存層次結(jié)構(gòu)和封裝IO的壓力不斷提高。 5.需要對長時間運行的應(yīng)用程序設(shè)置檢查點（在HPC領(lǐng)域很典型）。 6.由于內(nèi)存復制、一致性活動和虛擬內(nèi)存異常處理的缺乏統(tǒng)一虛擬內(nèi)存，而產(chǎn)生的低效率。 總體來說，就像任何多芯粒集成的系統(tǒng)中，傳統(tǒng)數(shù)字處理系統(tǒng)最初將依賴于2.5D集成，在封裝內(nèi)具有密集、低延遲的互連，以及專用的芯粒到芯粒的連接；有限形式的3D集成將在不久的將來進一步投產(chǎn)；芯片連接標準的發(fā)展（如UCIe、ODSA一組標準的BoW）和芯粒尺度緩存一致性標準，如CXL（本質(zhì)上實現(xiàn)了眾所周知的MESI協(xié)議），有助于為傳統(tǒng)處理系統(tǒng)的多芯粒集成鋪平道路，這些系統(tǒng)包括額外的芯粒用于加速、內(nèi)存和IO。

可能的解決方案

解決系統(tǒng)規(guī)模化的挑戰(zhàn)可能包括大規(guī)模核心芯片的多芯粒實現(xiàn)，這將成為解決單芯片實現(xiàn)的低產(chǎn)量和高成本的標準。異構(gòu)多核心芯片或具有異構(gòu)核心的芯片（稱為“大-小”配置）提供了一種減輕能耗浪費的方式；系統(tǒng)管理程序和操作系統(tǒng)調(diào)度程序可以有效地利用異構(gòu)核心；此外，通過調(diào)度技術(shù)避免核心空閑或低利用率，以提高在工作負載被卸載到加速器芯片時的整體能源效率；需要為此開發(fā)合適的軟件和操作系統(tǒng)基礎(chǔ)設(shè)施。

總體而言，加速器芯片能效的提高將在產(chǎn)品中植入各種不同的加速技術(shù)。 通過網(wǎng)絡(luò)加速，例如多播、收集、屏障和其他同步特性的內(nèi)部加速，可以減少核心到核心通信延遲；自適應(yīng)路由將減少擁塞并釋放出互連的可用雙切面帶寬；在SiP中，可以通過許多方式減輕互連瓶頸，這些方式包括在2.5D配置中使用寬橋接，堆疊低功耗核心和/或IO處理器，或在高功率芯片核心上堆疊SRAM緩存；最后是通過互連墊內(nèi)的多層金屬實現(xiàn)網(wǎng)絡(luò)的并行處理，帶來顯著的連接改進。

內(nèi)存層次結(jié)構(gòu)的限制可以通過多種方式來解決，包括使用在封裝內(nèi)部實現(xiàn)額外緩存級別的芯片、堆疊的SRAM較低級別緩存、整合新型內(nèi)存技術(shù)、使用共存的HBM芯片，以及使用以內(nèi)存為中心的計算范式和加速器。

對于一般計算系統(tǒng)的規(guī)?；呗允菍⒍嗪颂幚砥餍玖！⒓铀倨骱推渌玖！O芯粒和內(nèi)存芯粒集成在一起，但這需要在系統(tǒng)中實現(xiàn)在共享虛擬內(nèi)存層面的內(nèi)存一致性機制。由于規(guī)模化的系統(tǒng)存在數(shù)百個大型緩存和更遠的互聯(lián)距離，出現(xiàn)了動態(tài)可分區(qū)NUMA域的概念。而檢查點解決方案將依賴于內(nèi)部和外部非易失性內(nèi)存技術(shù)，這些技術(shù)在本章的早期進行了討論。 封裝IO的限制可以通過集成通信頻率高或速率快的芯粒來避免；共封裝的光子學也可以規(guī)避封裝IO瓶頸，但大規(guī)模低成本的部署仍將是一個挑戰(zhàn)；耐受較大溫度波動并且整體成本低的光子學收發(fā)器的開發(fā)至關(guān)重要。針對缺乏統(tǒng)一的虛擬內(nèi)存機制的問題，需要制定多核和加速器芯片集成時關(guān)于虛擬內(nèi)存機制的標準。

4.2.3. 存內(nèi)數(shù)據(jù)處理 目標/需求

諸如深度神經(jīng)網(wǎng)絡(luò)（DNN）和同態(tài)加密（HE）之類的應(yīng)用需要在內(nèi)存層次結(jié)構(gòu)的不同級別之間頻繁移動數(shù)據(jù)，帶寬有限和延遲和能耗高的數(shù)據(jù)傳輸成本降低了系統(tǒng)性能并增加了處理的能耗，但是，此類操作的操作數(shù)之一是靜態(tài)的，例如在DNN中的神經(jīng)網(wǎng)絡(luò)權(quán)重。存內(nèi)處理（PIM）是加速此類數(shù)據(jù)密集工作的可行解決方案，因為它能夠在內(nèi)存組件中直接進行計算：通過在緩存、主存儲器和存儲設(shè)備上處理能力，可以將數(shù)據(jù)中心的處理壓力擴展到邊緣設(shè)備，實現(xiàn)系統(tǒng)級性能和能耗效率的改進。 PIM方法必須擴展到支持事務(wù)處理、數(shù)據(jù)庫和搜索的應(yīng)用，以及加速位級操作和加速特定生物信息學的相關(guān)應(yīng)用。

路障/挑戰(zhàn)

用于系統(tǒng)集成中的PIM芯片片段面臨著幾個挑戰(zhàn)，包括： 1.PIM加速器的體系結(jié)構(gòu)設(shè)計和計算精度通常依賴于過度理想化的器件/電路參數(shù)，在實際材料制造過程中難以實現(xiàn)。 2.由于內(nèi)部總線帶寬有限，需要靈活數(shù)據(jù)訪問模式（例如，非局部訪問或集體操作）的工作負載仍然受到數(shù)據(jù)移動瓶頸的影響。 3.由于芯片內(nèi)存容量有限，隨著模型規(guī)?？焖僭鲩L，基于PIM的加速器的性能因PIM數(shù)據(jù)替換而產(chǎn)生的數(shù)據(jù)移動而受到降級。 4.軟件棧缺乏支持。大多數(shù)編譯器/庫不了解PIM加速器中的特殊數(shù)據(jù)流或PIM加速器與主機之間的數(shù)據(jù)流，因此，它們無法充分利用PIM設(shè)計的全部潛力。 5.現(xiàn)有的PIM設(shè)計在整體應(yīng)用中缺乏靈活性。由于需要實現(xiàn)與處理器的內(nèi)存共享或細粒度同步，這可能導致性能下降。 6.目前還沒有完整的解決方案將PIM集成到現(xiàn)有系統(tǒng)中。尚未驗證任何解決方案與緩存一致性、操作系統(tǒng)內(nèi)存管理、編程語言中現(xiàn)有的內(nèi)存模型等的兼容性。

可能的解決方案

異構(gòu)集成允許專門的PIM芯粒與其他芯粒、高速互連和一般IO芯粒進行有用部署；同時也允許在內(nèi)存層次結(jié)構(gòu)的不同級別上集成PIM，但需要提供適當?shù)腁PI以允許工作負載調(diào)度、數(shù)據(jù)分階段和其他需求。 為了發(fā)揮PIM的系統(tǒng)的全部潛力，算法-硬件協(xié)同設(shè)計很關(guān)鍵。我們需要追蹤驅(qū)動、高級仿真工具作為的硬件基元，用于設(shè)計相關(guān)軟件棧、庫和運行時系統(tǒng)。

4.2.4 模擬AI加速器 目標/需求

預計在未來的五到十年中，AI/ML應(yīng)用的主導地位將在多個規(guī)模級別上部署，從邊緣設(shè)備和移動平臺（如自動駕駛汽車）到大型數(shù)據(jù)中心。這些應(yīng)用中的一大部分依賴于神經(jīng)網(wǎng)絡(luò)變種（CNN、DNN等），當前的產(chǎn)品證明了現(xiàn)有和未來需求的廣泛多樣性。在任何這些系統(tǒng)中，及時的響應(yīng)和高吞吐量至關(guān)重要，用于訓練AI/ML加速器的數(shù)據(jù)集也顯著增長，因此，必須顯著提高AI/ML加速子系統(tǒng)的能效，以滿足數(shù)據(jù)集和應(yīng)用規(guī)模的擴展。

路障/挑戰(zhàn)

傳統(tǒng)的基于神經(jīng)網(wǎng)絡(luò)的加速器采用數(shù)字邏輯實現(xiàn)，依賴于一系列乘法累加（MAC）邏輯。改進的器件技術(shù)、可變精度等傳統(tǒng)的方法可用于擴大容量和提高這些加速器能效支持；近年來還出現(xiàn)了基于模電乘法器的MAC，它們依賴于憶阻器、相變存儲器等技術(shù)，特別適用于一些可以容忍一定精度缺失的低功耗應(yīng)用；在大規(guī)模加速器方面仍存在一些挑戰(zhàn)，如解決數(shù)據(jù)傳輸開銷、顯著降低組合系統(tǒng)的功耗以避免熱挑戰(zhàn)，以及相關(guān)的可靠性問題。

可能的解決方案

具有長壽命和擴展精度的密集模擬AI加速器芯片，可以支持動態(tài)或可配置的精度調(diào)整，從而改進現(xiàn)有壽命較短的技術(shù)。這對材料創(chuàng)新、低噪聲和穩(wěn)定的模擬電壓調(diào)節(jié)器、低功耗和小尺寸ADC等提出新的需求。候選模擬AI加速器的示例包括基于相變存儲器（PCM）交叉陣列的模擬神經(jīng)網(wǎng)絡(luò)加速器和基于其他內(nèi)存架構(gòu)的模擬NN加速器。 采用新器件技術(shù)實施的替代MAC設(shè)計具有固有的能效（例如碳納米管晶體管），但必須提高可靠性/壽命。 具有SRAM般性能和高耐久度的SONOS Flash模擬存儲器或MTJ存儲器設(shè)備，用于權(quán)重等。 這些解決方案可以結(jié)合在3D芯粒棧中，進而需要高納米顆粒/微顆粒密度、新的供電/轉(zhuǎn)換策略等。

4.2.5. 關(guān)于規(guī)?；到y(tǒng)級封裝的其他方面

為了擴展系統(tǒng)配置以支持更高性能，需要提高組件集成度，從而引入多個架構(gòu)和微架構(gòu)挑戰(zhàn)，超越了先前討論的物理和熱挑戰(zhàn)。在多核之間進行的許多操作涉及廣播和多播操作，這會隨著核間通信距離的增加而導致完成延遲增加。盡管2.5D和3D集成允許未來芯片內(nèi)互連的雙邊帶寬顯著增加，但大規(guī)模片上網(wǎng)絡(luò)（NoC）的擁塞可能導致限制有效帶寬改進的瓶頸，當數(shù)據(jù)從處理單元（PE）穿越SiP到達SiP邊緣的IO和內(nèi)存控制器時，NoC的擁塞特別嚴重。此外，NoC區(qū)域目前占總SiP面積的20%-30%，SiP總功耗的5%-10%，因此進一步增加互連密度以解決帶寬問題需要慎重的權(quán)衡。 系統(tǒng)規(guī)模擴大的一個基本限制是功耗壁壘。由于芯粒的互連功耗構(gòu)成了其功耗的主要組成部分，異質(zhì)集成通過在封裝內(nèi)集成具有寬而短的互連的芯粒來降低總體功耗，這可以減少穿越包邊界所需的IO功耗。這種情況在通過橋接連接的2.5D集成和特別是3D堆疊芯片片段架構(gòu)中成立，不幸的是，3D芯片片段集成必須處理散熱、功耗傳輸和產(chǎn)量問題，這些問題在規(guī)劃圖中的其他部分有所討論。在短期和目前，3D DRAM（例如HBM）、低功耗芯粒堆棧中設(shè)置一層高功耗邏輯，提供了內(nèi)存和系統(tǒng)規(guī)?；膶嶋H解決方案；長期的系統(tǒng)規(guī)?；笙到y(tǒng)的整體能效通過以下一個或多個方面來擴展：系統(tǒng)架構(gòu)的創(chuàng)新；器件和互連創(chuàng)新；以及冷卻技術(shù)的創(chuàng)新。

支持SiP規(guī)?；钠渌赡芙鉀Q方案

這些解決方案對4.2.2節(jié)中討論的解決方案進行了補充和擴展：

QoS意識路由和帶寬敏感（例如GPU）與延遲敏感（例如CPU）的PE的擁塞管理。

精細化的（例如路由器級）DVFS支持進行功耗管理。

數(shù)據(jù)壓縮技術(shù)以增加帶寬并允許更窄的互連鏈接。

芯粒之間的集成光子學。

用于稀疏性的硬件支持，以改善封裝內(nèi)大規(guī)模3D緩存和廣泛的計算資源的利用。

針對數(shù)據(jù)移動模式定制互連拓撲的協(xié)同設(shè)計。

這樣大型系統(tǒng)的架構(gòu)研究還將需要創(chuàng)新的仿真技術(shù)，允許在多個抽象級別進行仿真，以分析芯粒內(nèi)的微體系結(jié)構(gòu)細節(jié)，這對整個系統(tǒng)的性能、功耗和熱特性進行跨芯粒、不同類型的數(shù)據(jù)處理單元和中間層的分析是必要的。 除了在二維或三維的中間層上的芯片片段集成，用于定制應(yīng)用的更大的晶圓級系統(tǒng)也可以實現(xiàn)系統(tǒng)的規(guī)模擴展，但這些產(chǎn)品的廣泛部署可能不太可能。

4.2.6. 神經(jīng)形態(tài)計算 目標/需求

AI應(yīng)用主要使用具有高度計算、內(nèi)存和能源需求的深度神經(jīng)網(wǎng)絡(luò)體系結(jié)構(gòu)進行訓練和推斷?；诖竽X的神經(jīng)形態(tài)計算已經(jīng)出現(xiàn)，作為一種高能效的范式，與神經(jīng)網(wǎng)絡(luò)相比，它提供了數(shù)倍的能源效率改進。神經(jīng)形態(tài)系統(tǒng)的特征為：計算-內(nèi)存集成架構(gòu)（神經(jīng)元和突觸）以及異步和模擬/數(shù)字操作（脈沖神經(jīng)網(wǎng)絡(luò)，SNNS），這種架構(gòu)允許擴展和并發(fā)性，而異步操作實現(xiàn)了高能源效率的運行。 障礙/挑戰(zhàn) 采用新的計算范式通常伴隨著軟件基礎(chǔ)設(shè)施的挑戰(zhàn)。移植現(xiàn)有的AI應(yīng)用以及新的認知應(yīng)用將需要新的抽象層和算法，這些架構(gòu)的擴展采用模擬/混合信號處理還需要具有容錯性的設(shè)備和架構(gòu)。

可能的解決方案

專為神經(jīng)形態(tài)計算而設(shè)計的新內(nèi)存和計算設(shè)備。

基于芯粒和3D集成的大規(guī)模網(wǎng)絡(luò)。

應(yīng)用程序領(lǐng)域特定的軟件抽象層。

將SNN用作異構(gòu)系統(tǒng)中的定制加速器。

4.2.7. 量子退火和通用量子計算

量子系統(tǒng)分為兩種主要類型：量子退火系統(tǒng)，用于高復雜度的優(yōu)化問題；以及通用量子計算系統(tǒng)，使用模擬或“數(shù)字”量子門。量子比特（Qubits）是所有量子系統(tǒng)中信息存儲的基本單元，所有量子系統(tǒng)都依賴于量子疊加和量子糾纏原理，與傳統(tǒng)比特（bit）只能處于兩種狀態(tài)之一不同，量子比特實際上由于量子疊加可以處于多種具有不同概率的狀態(tài)。這使得相較于傳統(tǒng)位，單個量子位可以存儲更多信息，因此，對Qubits的操作基本上是矢量操作，而量子系統(tǒng)可以處理龐大的問題空間，并且受益于矢量操作。

Qubits容易出現(xiàn)退相干，存儲的信息會由于噪聲而惡化，將Qubits存儲在非常低的溫度（接近毫開爾文）可以延遲退相干。此外，對Qubits狀態(tài)的測量是破壞性的（有效地消除了疊加狀態(tài)），量子系統(tǒng)使用量子糾纏現(xiàn)象這種難以理解和未解釋的性質(zhì)來在讀取期間保持狀態(tài)，量子糾纏將兩個物理耦合的Qubits的量子狀態(tài)聯(lián)系在一起，使得對其中一個Qubit進行狀態(tài)改變會影響與其糾纏的另一個Qubit的狀態(tài)。在測量時，糾纏的Qubits會暫時解耦，以保持一個Qubit的狀態(tài)，而另一個Qubit被讀取，多個糾纏的Qubits組成一個單個的邏輯Qubit，系統(tǒng)中Qubits的數(shù)量決定了處理的問題空間的大小，但是擴大這個數(shù)量仍然是一個挑戰(zhàn)。 Qubits和量子邏輯門有許多不同的實現(xiàn)方式，Qubit的實現(xiàn)包括以下幾種：

超導Qubits，其中Qubit是具有Josephson結(jié)實現(xiàn)電感的諧振器。

冷原子Qubits，作為超冷和隔離（“困住”）的原子。

離子Qubits，類似于冷原子，但是使用離子而不是原子。

光子Qubits，作為孤立的光子粒子或超混合的“壓縮”光子的光束。

通過修改CMOS晶體管通道困住并操作的孤立電子Qubit。

新興的基于FinFET的困住載流子Qubit。

層間互連使得量子系統(tǒng)的許多關(guān)鍵部分可以在一個封裝中實現(xiàn)，這些部分會因系統(tǒng)而異。一些可能的集成組件包括：組成規(guī)?；疩ubits集合的芯粒，用于測量和激發(fā)的芯粒，用于光子束形成或光子隔離的芯粒，以及在使用光子Qubits的系統(tǒng)中實現(xiàn)量子門的芯粒?？偟膩碚f，多芯粒Qubits集合需要使用協(xié)同的互連，這也帶來相應(yīng)的挑戰(zhàn)。 量子系統(tǒng)的主要需求是開發(fā)新的體系結(jié)構(gòu)來減小物理尺寸并降低運行成本，尋找一個真正通用的量子計算機仍然是困難的，而且在短期內(nèi)也不太可能實現(xiàn)。總的來說，量子系統(tǒng)體積龐大，需要大型多級稀釋制冷設(shè)備來保持所有或部分核心部件處于非常低的溫度。，數(shù)量子系統(tǒng)需要緊湊型臺式制冷設(shè)備專門冷卻Qubits、測量/激發(fā)電路和量子門。 從封裝的角度來看，量子系統(tǒng)的IO仍然是一個挑戰(zhàn)，可能會使用光子學連接和共封裝的光子學。此外，相應(yīng)的封裝解決方案需要能夠承受大溫度變化。

4.2.8 交叉考慮

4.2.8.1 電源轉(zhuǎn)換和電源管理

SiP的配電帶來了一些獨特的挑戰(zhàn)，包括電源的布線考慮、高端系統(tǒng)中大電流引入的線路壓降（sags）、集成數(shù)字和模擬芯粒的SiP對電能質(zhì)量的需求，以及一般的噪聲和串擾問題。由于距離更近，3D 芯粒堆棧本身就面臨著獨特的挑戰(zhàn)，包括電源布線布局限制、串擾和噪聲。 解決這些現(xiàn)有的挑戰(zhàn)的一些潛在解決方案（可能會繼續(xù)使用）包括：

背面供電，通過芯粒背面的連接以分布式方式將電力直接輸送到使用點，以避免信號路由層和電源路由層之間可能存在的爭用。中介層中的再分配層可以簡化該解決方案中適當點的電源布線。

嵌入中介層的電源轉(zhuǎn)換器可以減少與高電流和電力線驟降下的歐姆（即 I2R）損耗相關(guān)的問題。

對于高端SiP，可以通過為封裝提供更高的電壓并在封裝內(nèi)部使用負載點（POL）電源轉(zhuǎn)換器芯粒以分布式方式將較高電壓轉(zhuǎn)換為芯粒等級電壓來避免高電流需求和相關(guān)的歐姆損耗。

為了適應(yīng)封裝內(nèi)部轉(zhuǎn)換器，有必要采用先進的磁學設(shè)計（以及相關(guān)的材料開發(fā)），以降低整體高度，實現(xiàn)更高的體積功率轉(zhuǎn)換密度。與此同時，還應(yīng)為小尺寸電容器開發(fā)先進的電介質(zhì)。對于三維系統(tǒng)，需要為三維堆棧內(nèi)的電源路由開發(fā)解決方案。這些解決方案還需要避免通過電網(wǎng)和共享電源轉(zhuǎn)換器設(shè)置非預期的轉(zhuǎn)換通道。未來的解決方案包括擴展當今工業(yè)中用于 HBM 和最近的 3D 邏輯芯粒堆棧、邊緣供電以及在芯片內(nèi)使用本地電源調(diào)節(jié)。在這方面需要適當?shù)能?IP 開發(fā)和標準，以指定電源連接的物理參數(shù)。

4.2.8.2 安全

許多適用于封裝單芯片解決方案的傳統(tǒng)安全威脅在 HI 系統(tǒng)中成倍增加，例如芯粒篡改、芯粒探測逆向工程和信息泄漏（物理或使用 X 射線），以及側(cè)信道、隱信道和固件泄露。這是由于芯粒之間的距離很近，特別是在 3D 芯粒堆棧中， 也由于芯粒使用更寬和低延遲的互連、通用電源轉(zhuǎn)換器和配電網(wǎng)絡(luò)。解決 3D 配置中的側(cè)信道和隱蔽信道的安全解決方案仍然是一個特殊的挑戰(zhàn)，開發(fā)適當?shù)姆椒ê?EDA 工具，以在設(shè)計時檢測和避免潛在的信道以消除或減少攻擊面。HI 特有的威脅是中介層本身的完整性可能會被篡改。數(shù)字SiP中使用的模擬加速器呈現(xiàn)出以模數(shù)轉(zhuǎn)換器和模擬存儲器組件為中心的新攻擊面。最后，另一個威脅來自運行時固件或應(yīng)用軟件的入侵，這些入侵可能導致信息泄露和拒絕服務(wù)攻擊。

人們一直在研究 Chiplet 驗證解決方案，相關(guān)技術(shù)也已相當成熟。例如，水印、邏輯鎖定和設(shè)計混淆等。通常，芯粒和中介層身份驗證是針對 SiP 的一些可能攻擊的必要解決方案。這需要使用交換所工具進行注冊，在啟動時或運行時使用軟件包內(nèi)的本地信任根來保護訪問以驗證芯粒、固件和系統(tǒng)軟件。為此，必須開發(fā)一個完整的安全意識生態(tài)系統(tǒng)。高可用性系統(tǒng)的 SiP 還可以采用以硬件為中心的隔離機制，以便在檢測到不良行為者（包括已遭到入侵的整個芯粒）時將其隔離，從而允許 SiP 的其余部分繼續(xù)提供服務(wù)，但性能會同樣下降。部署在芯粒中的可靠且值得信賴的傳感器是支持運行時監(jiān)控和平穩(wěn)降級的必要條件。機器學習技術(shù)無疑可用于檢測多個芯粒的異常行為?？偟膩碚f，重要需求包括運行時監(jiān)視技術(shù)、檢測異常行為的機制以及在運行時處理檢測到的攻擊的機制。所有這些都需要大量的方法開發(fā)，而這些方法目前還沒有到位。第 3 章詳細介紹了 SiP 的安全問題和解決方案。

4.2.8.3 可靠性問題

確保芯粒可靠性的技術(shù)，包括器件、材料和封裝工藝技術(shù)，已經(jīng)得到了很好的發(fā)展，并且不是HI獨有的，軟錯誤及其處理技術(shù)也是如此。然而，芯粒故障和軟錯誤會對SiP產(chǎn)生級聯(lián)效應(yīng)，因此需要開發(fā)系統(tǒng)級容錯技術(shù)。這些可能包括使用冗余和設(shè)施來隔離故障芯粒，如第 4.2.8 節(jié)和第 3 章中提到的一些安全解決方案中使用的。在專為關(guān)鍵任務(wù)應(yīng)用設(shè)計的 SiP 中，故障處理技術(shù)需要更加激進，但這些技術(shù)總是需要付出合理的代價。通常，系統(tǒng)級架構(gòu)解決方案必須在 SiP 中使用，以實現(xiàn)高保證系統(tǒng)。 HI 系統(tǒng)在集成階段提出了獨特的可靠性挑戰(zhàn)。需要冗余和容錯彼此聯(lián)系。在系統(tǒng)規(guī)模上，由于中介層和互連上的熱致機械應(yīng)力而引入的故障構(gòu)成了威脅。協(xié)同設(shè)計技術(shù)對于使用基于多物理場的緊湊型模型對裝配和使用過程中的熱致應(yīng)力進行早期可靠性評估至關(guān)重要。開發(fā)可靠的裝配和封裝工藝以及適當?shù)挠嬃亢筒牧媳碚饕仓陵P(guān)重要（參見第 4.3.5 節(jié)）。最后，在組裝期間和部署的運行時進行測試是一項重大挑戰(zhàn)。 可靠性問題及其影響、測試技術(shù)和材料以及相關(guān)計量需求將在本路線圖的其他地方進行討論。

4.2.8.4 可持續(xù)性

HI SiP 設(shè)計流程和設(shè)計范式必須不斷發(fā)展，以納入以可持續(xù)性為中心的選擇?？沙掷m(xù)材料工藝和技術(shù)的發(fā)展對于提供這些選擇至關(guān)重要。對體現(xiàn)可持續(xù)性考慮的深度協(xié)同設(shè)計 EDA 工具的需求仍然很高，并在未來幾年內(nèi)變得越來越重要。使用更小、更可持續(xù)、更節(jié)能和高能效芯片的多芯粒解決方案有所幫助，較小的芯片尺寸可確保更高的產(chǎn)率并減少浪費。然而，在組裝步驟中產(chǎn)生的廢料必須與組裝更多芯片的需求進行權(quán)衡。在促進可持續(xù)設(shè)計和制造方面，需要制定衡量標準、方法和指南。在運行階段，必須采用良好的系統(tǒng)級電源管理技術(shù)和支持可持續(xù)的熱管理的封裝技術(shù)。最后，報廢處理階段對可持續(xù)發(fā)展的影響仍未量化，需要在這方面取得重大進展，以最終實現(xiàn)這一階段的可持續(xù)發(fā)展。第 2 章詳細介紹可持續(xù)性方面的考慮因素、需求和一些潛在的解決方案。

04.4.3節(jié)—設(shè)備、材料、化學工藝、表征和計量

本章將討論邏輯和存儲設(shè)備、互連、2D和其他新材料、單片 3D 集成、高級圖案化（包括 hyper-NA 和 DSA）、原子級化學過程（如 ALD 和 ALE）以及表征和計量技術(shù)。

4.3.1 邏輯和存儲器器件

4.3.1.1 邏輯器件 目標/需求

連接設(shè)備的數(shù)量和計算過程中傳輸?shù)臄?shù)字數(shù)據(jù)量繼續(xù)呈指數(shù)級增長。同時，電子設(shè)備消耗的可用功率的總比例也正在以指數(shù)級的速度增加。為了保持一致，每次計算消耗的能量（的降低）會要求器件面積和體積繼續(xù)減少，并且要求實現(xiàn)新的材料、器件設(shè)計、化學處理和設(shè)備，以實現(xiàn)比當前系統(tǒng)高出1,000,000倍以上的新型節(jié)能CMOS邏輯。此外，CMOS正積極轉(zhuǎn)向3D堆疊，以降低功耗，增加功能并支持進一步擴展。必須采用新的策略來提供電力并散發(fā)不必要的熱量。還需要化學處理和新的集成方案，來為有效且高效的3D規(guī)?；峁┬碌耐緩健?

障礙/挑戰(zhàn)

傳統(tǒng)CMOS邏輯中的計算功耗由電源電壓、柵極電流泄漏程度、關(guān)斷狀態(tài)泄漏、器件電容（包括柵極、互連和寄生電容）和時鐘頻率決定。頻率的增加對降低電壓、電容和漏電提出了很高的要求，這些要求由以下因素決定：器件材料（即柵極介電常數(shù)和厚度、N-P 突變性和隔離度、互連金屬電導率）; 物理器件尺寸和設(shè)計（即柵極觸點電容、模塊高度、互連電容、源極/漏極重疊等）；器件集成和封裝（即2D平面封裝與3D堆疊的對比）。我們也需要新的技術(shù)來實現(xiàn)高縱橫比和非對稱架構(gòu)(high aspect ratio and asymmetric architectures)，尤其是當特征排列要求相對于元件厚度非常小的時候。我們需要在使用低溫工藝制造和組成新材料上有新的認識。背面供電需要注意與3D集成兼容，同時盡量減少有害電容。除了減少寄生電容和電阻外，我們還需要考慮材料的熱耗散特性，以最大限度地減少規(guī)模的和堆疊的器件中的熱積聚。

可能的解決方案

器件結(jié)構(gòu)與設(shè)計：器件結(jié)構(gòu)從FinFET到Ribbon FET再到Stacked Ribbon FET的演進將對解決問題有所幫助，但可能不足以滿足目標的能效需要。我們也需要繼續(xù)探索垂直場效應(yīng)晶體管（Vertical FET）、隧道式場效應(yīng)晶體管（Tunnel FET）以及任何其他器件架構(gòu)或結(jié)構(gòu)。Cryo-FETs在非常的低的溫度下也可以考慮，但是對大多數(shù)應(yīng)用來說，可行性有限。這些結(jié)構(gòu)可以通過減少短溝道效應(yīng)，最小化有害的接觸-門電容、過孔電阻和接觸電阻來推動低功耗實現(xiàn)。改善柵極控制的方法（負電容或更高的有效 k），都能通過改善柵極的控制和實現(xiàn)柵極尺度縮小來降低功耗。通過在柵極層添加鐵電材料、Tunnel FETs和FETs可以過濾源極-漏極勢壘上的熱離子發(fā)射，從而克服傳統(tǒng) CMOS 晶體管中 60mV/ decade 的亞閾值擺幅限制。其中許多器件方案的整體可靠性還有待驗證，而且每種方法的長期穩(wěn)定性能都取決于材料選擇和制造方法。

特征尺寸縮放：使用設(shè)計技術(shù)協(xié)同優(yōu)化（DTCO）技術(shù)，在模塊級評估并優(yōu)化功率、性能和面積（PPA），可以在3D架構(gòu)中實現(xiàn)非常激進的面積規(guī)模。版圖依賴效應(yīng)也很重要，這可以通過從雙擴散技術(shù)到單擴散（double-diffusion break to single-diffusion break）技術(shù)的過渡以及COAG（Contact Over Active Gate） FinFET 設(shè)計來解決。為了減小器件體積和熱質(zhì)量，也需要在低熱預算3D成型金屬和間隙填充工藝，低熱預算、低成本和更小溝道的預算堆疊方法等方向上有更多創(chuàng)新。通過先進的2D半導體和絕緣體以所需的幾何形狀進行保形沉積和蝕刻，可以對溝道提供更好的靜電控制，并通過更小的溝道電阻和低寄生電容來降低功耗。芯粒（Chiplet）的設(shè)計和集成也將受益于新興的系統(tǒng)技術(shù)協(xié)同優(yōu)化方法（System Technology Co-Optimization，STCO）。

溝道材料：溝道材料會繼續(xù)發(fā)展，從應(yīng)變硅到硅鍺，再到鍺，以及低維材料，如一維碳納米管 (CNT) 和二維過渡金屬二鹵化物 (TMD)。低維材料是極大規(guī)模器件的理想候選材料，因為它們能以較薄的本體厚度（即約1納米）保持高載流子遷移率，這對實現(xiàn)出色的靜電控制至關(guān)重要。例如，由多個碳納米管組成的一維碳納米管場效應(yīng)晶體管（CNFET）與2納米硅納米片相比，能量延遲積（EDP）預計可提升7倍。其他低密度場效應(yīng)晶體管，如高有效質(zhì)量二維過渡金屬二鹵化物TMD，由于減少了隧道效應(yīng)，在低功耗應(yīng)用中大有可為。這些應(yīng)用中溝道必須堅固耐用，缺陷少，可靠性高，能實現(xiàn)低電阻歐姆接觸，并與低溫柵極電介質(zhì)和具有可調(diào)功功能的柵極金屬兼容。具有合適遷移率（約 100 cm2/Vsec）和低漏電的氧化物半導體（Oxide semiconductors）可以在低溫下沉積，但在集成中使用需要更高的熱穩(wěn)定性，且需要手段來避免不必要的 H2 摻雜效應(yīng)和與氧氣相互作用。也有一些探索性的接觸方式和材料選擇來設(shè)計新型場效應(yīng)晶體管，如自旋場效應(yīng)晶體管（spin-FET）和拓撲晶體管（topological transistors），它們有可能提高性能或提供更多功能。

互連材料：互連材料也需要改進。目前使用的銅需要很薄的 TaN 擴散勢壘層，在小通孔中，勢壘層（電阻很大）可能占據(jù)通孔體積的很大一部分。釕、鈷和鉬是潛在的候選材料，但也可能會有產(chǎn)生重大影響的其他材料。 可降低寄生電阻、電容和器件發(fā)熱的新材料：要在制造過程中實現(xiàn)大規(guī)模和三維的結(jié)構(gòu)，就必須提高特征尺寸和對準的精確度（例如，更小的邊緣貼裝誤差和均勻的柵極長度控制），以及在縱橫比超過 50-100:1 的垂直結(jié)構(gòu)中保持亞納米一致性。對于垂直器件設(shè)計，每個器件的功耗降低了，但單位體積的功耗卻變得非常大，這就需要新的散熱方案。垂直器件的制造還需要在低溫材料合成方面取得進展。這些進展包括多孔金屬有機框架（MOFs）及其他有機和無機結(jié)構(gòu)。高質(zhì)量、低缺陷的材料通常是在高溫下實現(xiàn)的，因為在高溫下，熱力學驅(qū)動力會促進結(jié)晶和缺陷減少，但高熱預算會損壞底層材料和材料連接。我們需要更好地了解化學表面過程，以便在原子尺度上對材料組裝進行低溫動力學控制。對于很小尺度的器件，任何能夠降低有源器件外部介電常數(shù)、改善變化、減少自熱、降低接觸電阻以及降低互連電阻、電容的材料進步，都將有助于實現(xiàn)的更大的邏輯規(guī)模和性能提升。

4.3.1.2 存儲設(shè)備 目標/需求

新存儲技術(shù)的需求量很大，而且還將繼續(xù)增長，尤其是在數(shù)據(jù)中心、圖像和傳感器處理以及人工智能等應(yīng)用領(lǐng)域。人們對電子存儲器的需求正在快速增長，以至于存儲器所需的硅片很快就會超過全球可用的數(shù)量。此外，內(nèi)存訪問的能效，特別是 CPU 查詢 DRAM 的能效，跟不上算力的發(fā)展（如前文提到的"內(nèi)存墻"），這促使人們需要全新的新技術(shù)。為了滿足不斷增長的存儲需求并幫助降低系統(tǒng)能耗，存儲密度需要在降低功耗的情況下達到目前水平的100倍或更高，為此人們需要采用帶寬超高的架構(gòu)，以及在內(nèi)存旁計算甚至在內(nèi)存內(nèi)計算的架構(gòu)。

障礙/挑戰(zhàn)

提高高速緩沖存儲器密度（SRAM替代）將直接緩解CPU和DRAM 之間的數(shù)據(jù)傳輸所帶來的功耗問題。但是，必須滿足嚴格的設(shè)備級要求：末級高速緩存或嵌入式DRAM (eDRAM) 的讀/寫時間接近10毫微秒，L2/L3 級高速緩存的讀/寫時間要求更快（約 2 至 3 毫微秒）。耐用性需要接近 1015 到 1018 個讀寫周期，工作電壓需要足夠低，這樣競爭存儲器件才能嵌入高級邏輯晶體管。因此，要實現(xiàn)下一代高能效、高速密集型嵌入式存儲器，必須對主要存儲器選項進行重大改進。

當前獨立存儲器特征幾何尺寸在不斷壓縮，以實現(xiàn)持續(xù)的二維規(guī)模擴展，但不可避免地會出現(xiàn)規(guī)模擴展變得不可行的情況，例如 NAND 閃存就出現(xiàn)了這種情況。其浮動柵極長度接近 20 納米，無法實現(xiàn)必要的電荷存儲。NAND的傳統(tǒng)橫向單元串現(xiàn)已過渡到利用第三維優(yōu)勢的垂直設(shè)計——這是第一個真正的3D同質(zhì)集成。DRAM的擴展也能受益于向三維的類似過渡，但由于電容單元比NAND閃存柵極更大（在X和Y兩個維度上），因此難度更大。垂直存儲器件堆疊還需要具有適當驅(qū)動特性和極低漏電的新型BEOL兼容的選擇器件。所有新的集成方法，都需要新的材料和新的化學工藝，特別是分別通過ALD和ALE實現(xiàn)沉積和蝕刻控制的技術(shù)。通過新的架構(gòu)方案，使內(nèi)存更接近于計算，即所謂的存內(nèi)和存旁數(shù)據(jù)處理，可能會緩解這種持續(xù)的規(guī)模擴展。此外，新的架構(gòu)方案將推動新的混合和異構(gòu)三維集成技術(shù)的發(fā)展，這就要求在芯片級和晶圓級堆疊方面進行創(chuàng)新，以超越當前的高帶寬內(nèi)存（HBM）實現(xiàn)方式。

可能的解決方案

新興存儲器：新興存儲器目前仍處于"新興"階段，包括阻變隨機存儲器(ReRAM)、相變隨機存儲器 (PCRAM)、磁阻隨機存儲器 (MRAM)、鐵電隨機存儲器(FERAM)、壓縮隨機存儲器(Z-RAM) 和晶閘管RAM (T-RAM)。沒有任何產(chǎn)品被認為具有能夠取代現(xiàn)有 SRAM、DRAM 和 NAND 閃存技術(shù)的綜合特性，而這些經(jīng)典閃存技術(shù)都是以存儲電子為根基的。新興存儲器必須克服成本、擴展性、器件可變性、可重復性、可循環(huán)性、可靠性和其他指標方面的已知缺陷。早期應(yīng)用可能是特定場景用途。例如，MRAM作為非易失性SRAM的替代品，F(xiàn)ERAM作為相對較快的非易失性存儲器的替代品，非常適合智能卡等低功耗、低循環(huán)應(yīng)用。與利用電子存儲的設(shè)備不同，ReRAM中的原子運動以及PCRAM 中的原子運動本質(zhì)上是隨機的（即不可控的和潛在的非確定的），從而導致大量的變化，限制了當前的與/或?qū)崿F(xiàn)和非常需要容錯性的系統(tǒng)。使存儲器在數(shù)字處理中更加核心的新架構(gòu)可以指向并使用具有一個或多個已經(jīng)出現(xiàn)的存儲器固有屬性的存儲器解決方案。

鐵電存儲器：可以考慮幾種形式的鐵電存儲器，包括鐵電隨機存取存儲器、鐵電晶體管和鐵電隧道結(jié)或二極管。用于存儲器系統(tǒng)的鐵電體可以是基于螢石的材料，包括摻雜二氧化鉿、鈣鈦礦晶族（如 BaTiO3）和纖鋅礦(如摻雜 AlN、ZnTe 和 BeS）。我們需要深入了解材料，包括缺陷如何影響動態(tài)開關(guān)、喚醒、疲勞和介電擊穿，特別是允許縮放至低于 1V 的工作電壓以與先進邏輯技術(shù)節(jié)點兼容。

此外，還需要改進分析技術(shù)，以確定缺陷類型和密度，并確定相組成。器件需要在界面金屬工程學方面取得進展，以容忍在外加磁場作用下的突然極化切換，從而提高抗干擾能力，并實現(xiàn) 1015 到 1018 個讀寫周期的耐用性，以替代高速緩沖存儲器。為實現(xiàn)鐵電晶體管，需要通過調(diào)制鐵電極化和載流子密度來減少陷阱充電/放電效應(yīng)，并且通過柵極堆棧和源/漏工程來減少缺陷和實現(xiàn)低壓操作。隧道結(jié)可能需要具有超低缺陷的超薄（< 3 納米）鐵電層，以通過高隧穿電阻 (TER) 實現(xiàn)高離子和高開/關(guān)斷比。 ?

目前尚不清楚這是否可以在規(guī)模的鐵電器件中可靠地實現(xiàn)，但取決于編程脈沖電壓和持續(xù)時間的部分鐵電極化會導致多種類似模擬的電阻狀態(tài)，這表明鐵電器件有可能用于多比特存儲。實現(xiàn)類似模擬存儲器件的 3D 交叉陣列可以實現(xiàn)允許高效神經(jīng)形態(tài)的計算的存儲器密度。對于這些高密度配置，需要全面了解規(guī)模 FeFET 中多電流等級和耐壓的變化，而具有類似二極管電流電壓特性的 FTJ器件，可能會在堆疊交叉陣列中提供無選擇器、兩端子、多電平存儲單元。

自旋電子存儲器：自旋電子存儲器的選擇包括自旋轉(zhuǎn)移力矩 MRAM（STT MRAM）和自旋軌道力矩 MRAM（SOT MRAM）。STT MRAM 需要鐵磁材料工程設(shè)計，以降低磁化反轉(zhuǎn)的開關(guān)電流，同時還需要器件設(shè)計，在不影響隧穿磁阻 (TMR) 的情況下，通過增大有效自旋轉(zhuǎn)移力矩來降低開關(guān)電流。為了在 SOT MRAM 中實現(xiàn)低開關(guān)電流的磁反轉(zhuǎn)，需要使用具有更大自旋軌道效應(yīng)的新材料。

此外，高密度配置還需要整合其他現(xiàn)象（如電壓控制的磁各向異性或磁電和反鐵磁效應(yīng)）的新型器件設(shè)計。 新內(nèi)存：能與現(xiàn)有技術(shù)甚至新興技術(shù)相媲美的器件具有很高的標準。終極器件將具有確定的、模擬的和線性的存儲器狀態(tài)，可在低電壓和/或低電流條件下實現(xiàn)低納秒或皮秒級的切換。如果無法實現(xiàn)這樣的終極存儲器，那么解決本節(jié)和 4.2.1 中討論的當前新興存儲器的固有問題，可能有助于在特定應(yīng)用中獲得采用，或者實現(xiàn)如神經(jīng)形態(tài)的新架構(gòu)方案。

4.3.2 片上互連 目標/需求

芯片上的互連器件負責為器件傳輸信號和電源。電源互連需要低電阻，而信號線則受益于低電容和/或低電阻-電容乘積。面積規(guī)模推動了最小金屬間距的指數(shù)式下降，預計到這個十年結(jié)束，最小金屬間距將突破20納米大關(guān)。隨著最小金屬間距的縮小，為實現(xiàn)性能和可靠性目標，需要不斷改進材料（導體和電介質(zhì)）、新的集成創(chuàng)新和采用新的圖案設(shè)計方案，以實現(xiàn)更好的覆蓋(overlay)和LER的降低。

障礙/挑戰(zhàn)

銅互連器件需要擴散屏障和小特征的金屬填充，屏障和銅之間不能有空隙，這是一項巨大的挑戰(zhàn)。此外，銅阻擋層和襯里的縮小速度不及最小間距，造成銅傳導橫截面積變小、銅電阻率增加以及內(nèi)在的可靠性問題（偏置熱應(yīng)力和電遷移）。

可能的解決方案

新型阻隔層和襯里材料可以被積極減薄以實現(xiàn)間隙填充和改善線路電阻，同時仍然通過電阻滿足可靠性目標，這可以通過使用有機阻隔分子進行選擇性阻擋沉積來改進。新的集成方法，如混合金屬化和半大馬士革減法金屬蝕刻方法，也可用于降低互連電阻。此外，還可探索無需阻擋層的銅替代候選材料（如釕、鈷、鎢和鉬）?？梢圆捎孟冗M的低介電材料來降低線路電容，但這需要材料工藝方法來保持模板的保真度，并避免蝕刻和清洗過程中的介電常數(shù)退化。實現(xiàn)低互連電容的另一種方法是采用高多孔材料（如 MOFs）以及可控氣隙工藝。采用背面供電將實現(xiàn)最小間距的反向縮放，以及信號互連（器件正面）和電源線（器件背面）的獨立優(yōu)化。

4.3.3 二維（2D）材料 目標/需求

低維材料（LDMs）主要包括二維材料和排列整齊的一維碳納米管（CNTs）陣列，其因超薄的單元、優(yōu)異的電學特性、熱特性和化學特性，成為極大規(guī)模器件的理想候選材料。二維導體（如石墨烯和 MXenes）可降低薄層電阻、散熱并避免電遷移。半導體二維材料（如 MoS2 和 WS2）由于增強了對通道的靜電控制、減少了隧道效應(yīng)并降低了投影變異性，因此在低功耗應(yīng)用中大有可為。像氫化硼這樣的絕緣二維材料可用作具有二維半導體溝道的場效應(yīng)晶體管（形成干凈的范德華界面）和其他存儲器件的電介質(zhì)。具有多個排列整齊的碳納米管通道的場效應(yīng)晶體管（CNFET）有望成為高能效數(shù)字邏輯的候選器件，與硅場效應(yīng)晶體管相比，可實現(xiàn)7倍的能耗延遲積（EDP）。

基于LDM的商業(yè)產(chǎn)品已經(jīng)得到驗證。CNFET 已集成到硅工業(yè)設(shè)施中（如 SkyWater Technology），并用于 ADI 公司未來商業(yè)產(chǎn)品的研發(fā)。墨烯是一種二維半金屬，已應(yīng)用于商用傳感器和特種相機中。此外，低溫制造可實現(xiàn)邏輯層和存儲器層的單片 3D 集成，從而釋放出 1,000 倍的 EDP 優(yōu)勢。即使是集成在硅 CMOS 上的單個 CNFET 層，也能實現(xiàn) 5-10 倍的效益（利用 SkyWater CNFET 實驗數(shù)據(jù)進行物理設(shè)計驗證）。然而，我們需要新的化學工藝，將高性能 LDM 集成到極大規(guī)模的器件中。對于二維器件，重點是晶圓級合成和低溫、低缺陷材料沉積。對于一維器件，重點是均勻和受控的組裝。

障礙/挑戰(zhàn)

LDM FET 中的歐姆接觸和柵極-絕緣體集成需要改進的材料和工藝。在具有適當（低）缺陷密度的硅微晶片上沉積 LDM 是一項主要挑戰(zhàn)。大多數(shù)二維材料合成方法需要高溫（>800oC），與 BEOL CMOS 工藝不兼容，而且由于裂縫和雜質(zhì)的形成，轉(zhuǎn)移工藝的規(guī)模擴大尤其困難。在二維材料上涂覆金屬或絕緣體，或蝕刻圖案或通孔，都會產(chǎn)生額外的缺陷。二維材料中高密度缺陷的存在會降低性能和良率，同時增加可變性。在二維半導體中，雖然 n 型接觸電阻 (RC) 已接近量子極限，但必須確定規(guī)模的 p 型和 n 型低 Rc 接觸（<15 納米）。目前已經(jīng)實現(xiàn)了規(guī)模 p 型 CNFET（即包括致密 CNT、規(guī)模低 Rc 接觸和自對準延伸摻雜）的集成的里程碑。CNT 凈化（即金屬 CNT去除）和設(shè)計技術(shù)（如針對金屬 CNT 的彈性設(shè)計,DREAM）方面的進步使得抗缺陷的 VLSI 電路成為可能。然而，實現(xiàn)這些優(yōu)勢的關(guān)鍵挑戰(zhàn)在于在晶圓尺度統(tǒng)一 CNT 取向以及 2-10 納米范圍內(nèi)可控統(tǒng)一間距的嚴格目標，而目前任何已知方法都無法實現(xiàn)這些目標。 ?

可能的解決方案

對于二維材料來說，最重要的需求是改進低溫合成和/或在二維材料上轉(zhuǎn)移、蝕刻和沉積其他材料。BEOL 應(yīng)用需要低溫工藝，但 FEOL 并不要求低溫工藝。最小化二維材料缺陷的潛在途徑包括：使用具有不同溫度區(qū)域的反應(yīng)器進行低溫合成；使用晶片脫粘和涉及較厚二維層材料（比單層材料具有更高的機械穩(wěn)定性）的改進傳輸；采用原子層蝕刻；以及調(diào)整金屬蒸發(fā)過程中的能量傳遞。發(fā)現(xiàn)能夠克服高溫化學處理限制的新型二維材料并優(yōu)化與二維半導體兼容的材料（可能包括 CaF2、PTCDA、BiSO5、SrTiO3 等）的合成。對于 CNFET，CNT 帶隙均勻性（如手性富集）和沉積方法（如尺寸限制自對準）對于確保高密度排列的 CNT 至關(guān)重要。此外，開發(fā)基于 LDM 的場效應(yīng)晶體管的理論模型對于聚焦實驗工作也至關(guān)重要。

4.3.4 3D單片集成 目標/需求

隨著物理和等效縮放的極限越來越接近現(xiàn)實，三維單片方法是一個關(guān)鍵的機會，即在晶圓級進行三維化學處理。在某種程度上，這是在背面供電方面最新進展的基礎(chǔ)上的自然延伸。在這一領(lǐng)域存在著巨大的可能性，包括：通過將兩個或更多器件疊加在一起，顯著提高邏輯密度；由于材料和結(jié)構(gòu)可以在堆疊方法中解耦，因此在塊級和晶體管級都具有顯著的性能優(yōu)勢；以及在同一邏輯芯片上集成其他功能，包括存儲器、射頻和功率傳輸?shù)取Ｎ覀兊哪繕耸菑漠a(chǎn)品的角度，通過 DTCO 或 STCO 更好地了解這些方法的優(yōu)勢，以及在處理和共同集成所有成分方面所面臨的挑戰(zhàn)。

障礙/挑戰(zhàn)

三維單片集成有許多明顯的機遇，也有許多艱巨的挑戰(zhàn)，既需要創(chuàng)新，也需要嚴謹?shù)膱?zhí)行。關(guān)鍵的系統(tǒng)級挑戰(zhàn)在于理解和定義所有關(guān)鍵的工藝要素，這些要素將使三維單片集成的實施規(guī)模得以擴大。在技術(shù)領(lǐng)域，關(guān)鍵問題是建造和加工這些實施所需的高寬比特征。雖然這在 DRAM 中司空見慣，但邏輯技術(shù)也必須學習和采用，以滿足其特定需求和應(yīng)用。

可能的解決方案

為了使3D單片集成成為邏輯規(guī)模和附加功能的可行選擇，最迫切需要的是對關(guān)鍵選項和技術(shù)定義進行仔細詳細的DTCO分析，以開發(fā)所需的沉積和蝕刻工藝技術(shù)。在堆疊晶體管的實現(xiàn)中，這樣一個特殊的項目是需要所謂的“分閘”，其中頂部和底部晶體管的柵極可以分別和獨立地解決。必須審查和理解的問題圍繞著對這種功能的需求（這在當前技術(shù)中是必然的），以及這種連接所需的區(qū)域、工藝方法等。這個簡單的例子可以提示我們?nèi)タ紤]在當前技術(shù)中可能被認為是理所當然的每個方面，但這些方面可能會影響提供增值 3D 單片集成方法的能力。 同樣，化學工藝技術(shù)專家已經(jīng)在努力識別和解決與3D單片集成相關(guān)的工藝難題。值得慶幸的是，結(jié)合本章其他部分的許多想法將是關(guān)鍵的可能解決方案。例如，為了解決3D單片集成中高度堆疊的挑戰(zhàn)，可以考慮從較厚的硅納米帶通道切換到二維材料。此外，ALD 和 ALE 技術(shù)將是克服這些結(jié)構(gòu)中高寬比的關(guān)鍵。

4.3.5 圖案化、化學工藝和制造

4.3.5.1 高NA光刻和定向自組裝

目標/需求

EUV：光刻技術(shù)使芯片制造商能夠在先進的節(jié)點上開發(fā)出更小更快的設(shè)備。利用 13.5 納米波長，ASML 的 0.33 NA EUV 掃描儀正被各大公司用于先進的芯片生產(chǎn)。然而，在 32 nm 間距以下，將很難使用 0.33 NA 的低缺陷的直接印制 EUV 來制作未來的芯片。這個問題可以通過使用低 NA 的雙重曝光來解決，但這會帶來工藝復雜性、成本增加和設(shè)計規(guī)則限制。一旦 0.55 高 NA 的 EUV 掃描儀問世，業(yè)界就會知道是否能在 20 nm 間距以下通過一次曝光直接印刷線/空間圖案。 展望未來，超 NA（>0.7 NA）是一個新領(lǐng)域，它將一次形成晶體管規(guī)模。對于超 NA，最小投影間距分辨率約為 12 納米，因為焦距深度 (DOF) 與 NA2 成比例，預計抗蝕層厚度為 10 納米（圖 4.5）。

EUV + DSA：通過量化分辨率[R]、線寬粗糙度[L]和靈敏度[S]來分析光刻膠材料，但優(yōu)化其中一種材料至少會降低其他材料中的一種。這種 "RLS權(quán)衡 "是一個主要問題，需要高度重視，才能以可接受的劑量解決光刻膠問題。打破 RLS 權(quán)衡的一種方法是使用定向自組裝 (DSA)，這是一種與 EUV 互補的技術(shù)。塊狀共聚物（BCP）整流的EUV 光刻膠使用光刻定義的引導圖案，利用 BCP 的相分離來創(chuàng)建與 EUV 設(shè)計布局相稱的定義明確的線/空間結(jié)構(gòu)和六邊形接觸孔 (CH)。BCP 具有內(nèi)置尺寸以擴展縮放，并且能夠抵抗缺陷，與單獨的光學光刻相比，可提高整體圖案均勻性（LER、LWR 和 CDU）。

障礙/挑戰(zhàn)

EUV：目前生產(chǎn)的大多數(shù) EUV 光刻膠都是基于聚合物的化學放大光刻膠 (CAR)，而金屬氧化物光刻膠(MOR) 則是一個新平臺。進入超NA領(lǐng)域后，光刻膠厚度的尺度（超NA預計為 10 納米）帶來了限制和挑戰(zhàn)，這將擴大線邊粗糙度和缺陷。 薄聚合物光刻膠的挑戰(zhàn)

隨機性（較薄的光刻膠，由于分子大小、聚集/偏析和多種成分而具有更多的分子不均勻性）。

高光子散粒噪聲效應(yīng)。

蝕刻傳輸限制。

高底層效果。

二次電子效應(yīng)（~4 nm 的模糊成為分辨率的一部分）

金屬氧化物光刻膠的挑戰(zhàn)

完全是負性光刻膠。要打印接觸孔，需要一個容易掩蓋缺陷的明場掩模

由于與底層的相互作用而導致的不穩(wěn)定性（其機制知之甚少。）

由于與大氣相互作用而導致的不穩(wěn)定性（其機制知之甚少。

需要提高光刻膠吸收的量子效率（劑量與間距的平方成反比，并可能無意中導致劑量損失。彌補這一點的唯一方法是在保持良好大氣穩(wěn)定性的同時提高光刻膠的靈敏度。這將有助于控制 EUV 光源的功率）

二次電子效應(yīng)（模糊小于聚合物光刻膠，但會進一步限制寬度分辨率。）

需要新的光刻膠材料和化學工藝進行沉積和干顯影。

與MOR相比，聚合物光刻膠不易與晶圓堆和大氣相互作用

EUV + DSA：用于線/空間（L/S）和接觸孔（CH）的 EUV 光刻膠圖案整流需要新的材料發(fā)明，用于引導圖案、BCP材料和BCP 蝕刻開發(fā)，以滿足嚴格的粗糙度和缺陷率要求。LS 和 CH 是通過化學外延形成的，而 CH 矯正并不適用于邏輯應(yīng)用中的布局。

L/S 挑戰(zhàn)

僅限于單一間距，無法用于需要變化的應(yīng)用（多間距、不同空間和大面積無人區(qū)）

對雙重曝光 CD 變化敏感（需要小的 CD 變化）

CH 挑戰(zhàn)

難以用緊湊的間距打?。ㄐ枰殖啥啻未蛴?，每隔一個 CH 打印一次，然后進行第二次打印）。超 NA 可實現(xiàn)單次印刷 CH）。

控制圖案放置誤差 (PPE) 和缺陷（部分閉合和缺孔）的策略

CH 矯正圖案，僅限于六邊形對稱。

繪制化學位置圖以及表征和量化圖案基底上的化學成分的計量技術(shù)是 EUV 和 DSA 面臨的共同挑戰(zhàn)和限制。

可能的解決方案

EUV 超薄 （≤10nm）尺度的光刻膠：隨著特征尺寸的縮小，光刻膠分子成分成為特征尺寸的一部分。構(gòu)成光刻膠的分子必須是單組分、小的構(gòu)建塊，以防止聚集和分離。新的設(shè)計結(jié)構(gòu)將需要超薄光刻膠和底層組合。需要了解聚合物尺寸和構(gòu)象對LER的影響。未來的光刻膠設(shè)計需要考慮光電子和二次電子的范圍和隨機影響。 功率源：由于劑量與寬度成比例，因此需要更高功率的光源。

新型光刻膠材料和光刻膠加工：干法沉積和干法顯影（即分別通過原子層/分子層沉積和化學選擇性干法刻蝕）是進一步研究的重要方向。通過進一步的化學處理對沉積和/或顯影的光刻膠改性，例如通過氣相滲透添加的聚合物、通過原子層的沉積成型和原子層的蝕刻。新的材料組合物，包括金屬有機框架和相關(guān)材料也可能被證明是有用的 EUV + DSA 要使用 hyper-NA 光刻，L/S 和 CH的應(yīng)用都需要間距小于 20 納米、線邊粗糙度和線寬粗糙度小于 1.7 納米的第 2 代高馳豫 BCP 材料。雙嵌段體系普遍存在，但具有高蝕刻選擇性的新型三嵌段 A-B-C 共聚物將拓寬 DSA 的應(yīng)用。在嵌段共聚物加工過程中，使用單個 BCP 嵌段相對于另一個嵌段的順序浸潤 (SIS) 以及干顯影沖洗材料來幫助圖案折疊，可以提高蝕刻選擇性和粗糙度值。新的BCP退火技術(shù)，如BCP的溶劑蒸汽退火，將允許熱不穩(wěn)定的BCP分子出現(xiàn)。

EUV 和 EUV+DSA 的“登月計劃” 1 .超薄光刻膠的趨勢是向單層發(fā)展，那么， a．如何將單層變成蝕刻掩模？ b. 如何構(gòu)建抗蝕劑層？ 2 .我們?nèi)绾尾拍軐⒉辉儆米魑g刻掩模的薄光刻膠與 DSA 等互補技術(shù)相結(jié)合，進行圖案轉(zhuǎn)移？ 3 .光圖形化在超NA之后是有上限的，那么還有哪些不使用光子的創(chuàng)造性圖案化策略（例如，氦離子束光刻）呢？ 4 .今天，DSA的間距是有限的。DSA 的“登月計劃”要求實現(xiàn)用于間距無關(guān)自組裝的引導圖形和 BCP 材料設(shè)計。此外，還需要打破六邊形對稱，實現(xiàn)正常的 CH 整流。 4.3.5.2 Atomic Scale Processing, including Atomic Layer Deposition and Atomic Layer Etching（原子級處理，包括原子層沉積和原子層蝕刻）

目標/需求

新型器件結(jié)構(gòu)和材料需要對原子尺度的材料合成和加工有新的認識和更好的控制。原子層沉積（ALD）是目前的一種主要方法，它使用受控的自限性表面反應(yīng)序列，而準自限性原子層蝕刻（ALE）也在迅速實現(xiàn)大規(guī)模應(yīng)用。區(qū)域選擇性沉積 (ASD) 通常采用沉積和蝕刻相結(jié)合的方法，也很受關(guān)注。原子層退火等其他原子尺度工藝也在探索之中。然而，這些方法尚未充分發(fā)揮控制原子位置和鍵合構(gòu)型的潛力，而這正是目標器件設(shè)計所需要的。我們需要在分子工程方面取得新的進展，包括前分子的設(shè)計與合成、新型鈍化化學物質(zhì)的開發(fā)、原子和基于人工智能的建模、基于 ALD 自限性原理的定向化學合成以及尚未實現(xiàn)的新型 ML 控制策略。

障礙/挑戰(zhàn)

在單個自限制 ALD 循環(huán)中，薄膜的生長程度取決于活性前體的結(jié)構(gòu)和表面活性位點的性質(zhì)。這意味著人們需要更好地了解 ALD 成核過程中的機制，以及它們?nèi)绾芜^渡到持續(xù)生長。在形成超薄薄膜時，了解反應(yīng)機制的這種轉(zhuǎn)變變得更加重要。同樣，ALE 中的許多機理已被描述，但仍然未知的是ALE機理如何隨著蝕刻的進行而演變，或它們?nèi)绾螒?yīng)用于超薄薄膜。設(shè)計分析和量化表面反應(yīng)的可靠工具，以及在制造過程中實時監(jiān)控反應(yīng)的計量方法，也仍然是一項重大挑戰(zhàn)。 在制造新器件時，需要使用暴露在表面的多種不同材料。這給原子級加工帶來了挑戰(zhàn)，因為在一種暴露材料上進行所需的反應(yīng)可能導致有害結(jié)果或?qū)ο噜彶牧显斐刹槐匾膿p害。例如，二維材料的出現(xiàn)帶來了更多的挑戰(zhàn)，因為二維結(jié)構(gòu)是由內(nèi)部的化學各向異性定義的，具有反應(yīng)性邊緣和相對被動的暴露表面。

ALD 和 ALE 過程中使用的反應(yīng)物是具有內(nèi)置原子級精度的分子，ALD 利用這種精度實現(xiàn)大面積的平均均勻性和一致性。一個關(guān)鍵的挑戰(zhàn)是創(chuàng)造出具有原子精度的新的可行和可擴展的低溫工藝，以實現(xiàn)固體薄膜和材料的連接。在后端應(yīng)用中，保持低溫（<400°C）對于避免摻雜劑和金屬在底層擴散至關(guān)重要。因此，與外延生長等高溫制程不同，低溫限制了平衡熱力學可用于驅(qū)動預期結(jié)果的程度。在 ALE 過程中，還必須避免蝕刻劑物種擴散到非蝕刻區(qū)域。此外，ALD 和 ALE 本身具有隨機性，因此空間位阻和其他分子效應(yīng)會導致原子尺度上的內(nèi)在不均勻性。隨著特征尺寸不斷接近分子尺寸，了解 ALD 和 ALE 過程中的分子尺度隨機現(xiàn)象將非常重要。 ?

可能的解決方案

化學選擇性：確定、促進、分析和量化 ALD 和 ALE 中化學選擇性的方法是未來加工的重中之重。要提高選擇性，包括 ASD 和選擇性蝕刻，需要平衡基本熱力學驅(qū)動力和化學反應(yīng)速率。表面鈍化可以阻止不希望發(fā)生的、能量上有利的反應(yīng)。但是，如果可以提高所需的過程的速率，以限制不需要的輔助成核程度，那么通過表面控制來實現(xiàn)固有選擇性（不需要分子鈍化）可能會更有利。雖然 ALD 可以在高縱橫比表面上以亞單層或原子級精度控制均勻薄膜的厚度，但 ASD 實現(xiàn)的化學選擇性也可能為控制橫平級的"蘑菇"生長提供途徑。研究人員正開始了解非反應(yīng)表面上的前體相互作用如何影響所產(chǎn)生的 ASD 圖案的形狀和橫向過度生長的程度。量化圖案形狀的更好方法（如垂直選擇性分析）可以帶來新的認識，解決 ALD 和 ALE 過程中隨機表面反應(yīng)的基本限制。此外，ASD 的大多數(shù)研究都集中在 "雙色"過程，即起始表面有兩種暴露材料（即兩種顏色），一種新材料沉積在一種顏色上，而不是另一種顏色上。更復雜的 "多材料ASD "需要新的方法來結(jié)合多種ASD工藝和材料，而 "多色自動沉積 "則涉及更復雜的起始圖案。此外，使用 ASD 和光圖案化技術(shù)的 "顏色添加 ASD "方案可以構(gòu)建復雜的 3D 電路，步驟更少，對齊效果更好。

前體和工藝協(xié)同設(shè)計：前驅(qū)體和工藝的協(xié)同設(shè)計是進一步研究的一個重要方向。對前驅(qū)體穩(wěn)定性、易失性和反應(yīng)性的新認識，包括新型 Hf 化合物的開發(fā)等，推動了 ALD 工藝和 ALD 集成到半導體制造中的重大進展。例如，專門設(shè)計用于在所需表面上進行選擇性反應(yīng)的前驅(qū)體將具有很高的價值。當在預先設(shè)計的反應(yīng)條件下使用特定的共反應(yīng)物時，前驅(qū)體/工藝協(xié)同設(shè)計還能產(chǎn)生遵循所需的預定反應(yīng)路徑的反應(yīng)物。這樣就可以在低溫下沉積穩(wěn)定、低缺陷的晶體材料，用于先進的設(shè)備系統(tǒng)。

工藝強化：原子級加工也可受益于新的協(xié)同方法，即沉積和蝕刻相結(jié)合，作為一個重復的循環(huán)序列，或作為同時發(fā)生的共定位反應(yīng)或相鄰反應(yīng)。化學工業(yè)已充分認識到將多個合成步驟整合到單一強化工藝中的重要性，而在電子加工領(lǐng)域，工藝強化方面的類似進展也非常重要。沉積和蝕刻可以通過調(diào)節(jié)溫度來平衡，以控制平衡產(chǎn)物分布，但這種平衡通常需要高溫，而在高溫下往往會產(chǎn)生不必要的摻雜和金屬擴散。結(jié)合低溫工藝反應(yīng)的新技術(shù)有望指導未來器件結(jié)構(gòu)所需的反應(yīng)途徑。 化學過程建模與控制：人工智能和機器學習的新興能力可能會為理解、設(shè)計和優(yōu)化單個基本反應(yīng)步驟提供新的途徑，并提供將反應(yīng)和復雜工藝序列與完整的制造設(shè)計相結(jié)合的手段。新的原位反應(yīng)分析工具與定向人工智能分析建模相結(jié)合，對于提高生產(chǎn)可靠性，控制成本，以及最大限度地減少能源消耗和對環(huán)境的影響至關(guān)重要。

4.3.6 表征和計量

在未來十年中，表征和計量方法將面臨新材料、結(jié)構(gòu)、設(shè)備和材料工藝日益關(guān)鍵的測量需求的挑戰(zhàn)。要應(yīng)對這些挑戰(zhàn)，就必須加強工藝/結(jié)構(gòu)與計量之間的聯(lián)系。測量需求的一個顯著變化來自于三維結(jié)構(gòu)的轉(zhuǎn)變和復雜性的增加。對于計量設(shè)備供應(yīng)商來說，有兩個突出的例子非常重要，一個是 n型和 p型MOS晶體管的垂直堆疊（預計將在未來 10 多年內(nèi)出現(xiàn)），另一個是存儲器中具有明顯高寬比孔的多層薄膜的堆疊。顯微鏡和相關(guān)表征（如電子衍射和 X 射線表征）的空間分辨率要求在數(shù)據(jù)分析方面取得進展，以便能夠常規(guī)使用。這些結(jié)構(gòu)的表征和計量的另一個關(guān)鍵方面是需要在更寬的波長范圍內(nèi)（從紅外到紫外到 X 射線）提供納米級結(jié)構(gòu)的基本材料屬性信息，包括熱、機械和電氣等。缺陷檢測面臨的挑戰(zhàn)是需要從特征尺寸更小、縱橫比更高的器件中提供具有統(tǒng)計意義的信息。需要機器學習和人工智能來幫助實現(xiàn)計量設(shè)備控制、數(shù)據(jù)分析和配方創(chuàng)建。NIST 具有獨特的能力，能夠進行新測量方法的研發(fā)，并提供關(guān)鍵的標準和參考材料。關(guān)鍵機構(gòu)和合作伙伴可以幫助推動生態(tài)系統(tǒng)的發(fā)展，從而實現(xiàn)快速規(guī)模擴展和混合計量等概念。這將通過基礎(chǔ)設(shè)施的發(fā)展得到進一步加強。

編輯：黃飛