以N管為例（P管類似），當Vg逐漸升高，p襯底中的空穴被向下的電場趕離柵區留下負離子以鏡像柵上的電荷。換句話說，就是形成了一個耗盡層。此時，由于沒有載流子而無電流流動。

隨著Vg進一步增大，界面電勢足夠高時，柵氧化層中形成載流子溝道，硅表面電子濃度恰好等于空穴濃度，器件處于臨界導通狀態，此時的Vg即為晶體管的閾值電壓（Vth）。那么在PDK中是如何定義Vth的呢？本期以某SOI工藝為例，帶大家了解一下PDK中的Vth。

**1 **定義

直觀說，Vth就是MOS的開啟電壓，我們知道即使MOS管的Vgs為零，源漏之間也存在漏電流（Ids），這樣看來MOS管似乎一直是“開啟”的，那么我們該如何定義晶體管的開啟電壓呢？

以某SOI工藝為例，Vth有兩種定義：一種是讓晶體管工作在線性區來測量Vth（VtLin），另一種是讓晶體管工作在飽和區來測量Vth（VtSat）。兩種方法都需要規定一個Iconstant電流和Vds電壓，該電流和電壓通常由Foundry提供且可能跟器件類型相關。

1.1 VtLin

VtLin方法如下：

給定Vds=50mV, Iconstantn=300nA, Iconstantp=70nA, 寬長比為2u/0.3u（或其他尺寸），DC掃描Vgs電壓，當Idsn/p=Iconstantn/p * (2/0.3)時，此時的Vgs電壓即為n/p管的閾值電壓。

1.2 VtSat

VtSat方法如下：

給定Vds=1.8V, Iconstantn=300nA, Iconstantp=70nA, 寬長比為2u/0.3u（或其他尺寸），DC掃描Vgs電壓，當Idsn/p=Iconstantn/p * (2/0.3)時，此時的Vgs電壓即為n/p管的閾值電壓。

**2 **仿真及對比

2.1 仿真

按某SOI PDK對Vt的定義，可以查到Icostantn=300nA，Iconstantp=70nA，Vds=50mV，Vdd=1.8V，可搭建圖1所示testbench（不同于傳統Bulk工藝，SOI工藝PMOS背柵電位可接地）來驗證仿真結果與PDK是否一致。

Fig1. Vth仿真testbench

打出圖1靜態電流，如圖2所示。

Fig2. 圖1靜態電流

2.2 對比

圖2兩種方法仿真得到的N管id（即ids）約為2uA（計算結果為：300nA * 2/0.3=2uA），P管得到的id約為0.5uA（計算結果為：70nA * 2/0.3=467nA），在電流相近時（仿真結果與計算結果），此時圖2中的Vgs電壓與PDK給的VtLin和VtSat一致，如圖3所示。

（a） NMOS Vth

（a） PMOS Vth

Fig3. PDK給出的Vth（VtLin和VtSat）

由此可見，仿真出的臨界開啟電壓（即Vtyh）與PDK給的一致！