**1 **分頻器結構及原理

文獻給出的分頻器結構如圖1所示。該分頻器最高輸入頻率（f in ）為16.3GHz，也就是一個周期只有（T in ，T in = 1/ f in ）61.3ps。為了避免后級PFD無法分辨如此小的脈寬，線路中增加了脈寬拓展電路，通過3-bit Ripple Down-Counter將最小脈寬拓展了8倍。

8 bit分頻比控制字（N）通過控制8-bit Ripple Down-Counter使分頻器從16-257連續整數分頻。總的分頻比為N+2。

Fig1. PLL Divider

圖1中的DFF應包含一個外部復位信號，用于保證DFF初始輸出（圖1中的Load）為高電平。

初始Load為高電平時，8-bit Ripple Down-Counter將8bit分頻比控制字（圖1中Divide Control, N）上的每bit配置（1或0）Load到8-bit Ripple Down-Counter DFF的輸出端，第一個CKin上升沿（或下降沿）到來時Load變為0，直到8個DFF輸出全部清零，Load信號再次置高，如此反復，實現N分頻。

每個DFF輸出（dq）與輸入（di）相連實現二分頻，最終實現N+2分頻，如要實現257分頻時，配置N=8'b11111111即可。

**2 **電路實現

圖1中的Ripple Down-Counter可參考脈沖吞咽計數器中的脈沖計數器或吞咽計數器 ^[3-5]^ ，如圖2所示。只需要8個DFF級聯并加上一些邏輯門就可實現，有這方面需求的人，最好親自試一下，這里不再給出具體做法，要提醒的是計數器里的DFF最好用差分結構。

Fig2. 基于脈沖呑咽計數器結構的可編程分頻器

圖1中的SR Latch可由圖3實現。

Fig3. SR Latch的電路、符號圖及真值表

**3 **仿真結果

圖4給出了輸入頻率為10GHz，分頻比控制字N=00110000時的仿真結果。從上到下依次為輸入時鐘、拓展脈寬之前的輸出信號及8倍脈寬拓展后的輸出信號。圖中ckp頻率為10GHz，loadn為200MHz，脈寬為100ps，ckout為200MHz，脈寬為800ps。

Fig4. 分頻器仿真結果

**4 **思考與討論

圖1中的脈寬展寬電路，為什么用時序電路實現，用組合邏輯也可以實現，兩者有什么區別？用組合邏輯如何實現？工業上實用嗎？

利用這個分頻器如何實現小數分頻呢？小數分頻為何要引入Sigma-Delta？噪聲整形的原理是什么？