本期先補充學習一下本科課程中講到的串并聯阻抗的等效互換（雖然很簡單，但重點是在工程中怎么用這個知識點），隨后以LC-tank PLL中的電容陣列為例，介紹如何通過Spectre中的sp仿真，得到電容陣列的Y參數，并分離出等效并聯電容（Cp）及并聯電阻（Rp），進而精確評估LC振蕩器的振蕩頻率。

**1. **串并聯阻抗等效互換

電阻R和電抗X的串并聯形式如圖1所示。

Fig1. 電阻R和電抗X的串聯形式和并聯形式

為了使電路在諧振頻率附近能夠相互等效，這兩個電路的回路阻抗必須相等，即

上式中的虛部和實部分別相等，得

，

Xs與Xp的電抗特性保持不變，通常Xs和Xp都是電感或電容?？紤]到串聯電路的有效品質因子為

，

Rs與Rp的關系為

p與Xs的關系為

結論：串聯電路轉換為等效并聯電路后，電抗Xp的性質與Xs相同，在Qs較高的情況下，其電抗X基本保持不變，而并聯電路的電阻Rp比串聯電路的電阻Rs增大了約Qs^2^倍。

**2. **應用背景

Xilinx在2018 ISSC會議上發表了一篇應用于RF-Data-Converter中的PLL，其10k~10MHz的積分噪聲只有54fs，LC-VCO結構如圖2所示。

Fig2. Xilinx 54fs PLL中的LC-VCO框圖

Xilinx 54fs PLL Paper: A 7.4-to-14GHz PLL with 54fsrmsJitter in 16nm FinFET for Integrated RF-Data-Converter SoCs

電容陣列（Cap Array Unit）如圖2所示，電容陣列權重為1:2:4:8:16:32。該電容陣列的好處是在Sel為低電平時使得M1管AB兩點電位為高電平，保證M1管Drain Source到Psub的寄生Diode處于反偏狀態，反偏時M1管的寄生電容較小，這樣可以提高LC-VCO的振蕩頻率。

第三章介紹如何通過sp仿真得到電容陣列的Cp和Rp，進而準確算出LC-VCO的振蕩頻率。

3. Y參數仿真

在Cadence上搭建圖2所示LC-VCO的電容陣列（近似），如圖3所示：

Fig3. LC-VCO電容陣列

Y參數仿真的test bench如圖4所示

Fig4. Y參數仿真test bench

sp仿真時Y參數或Z參數的表達式：

Y參數：Y(s)=1/Rp+X(s)

Z參數：Z(s)=Rs+1/X(s)

Cp公式:deriv((imag(ypm('sp 1 1)) / 2 / 3.1415926 ))

Rp公式:(1 / real(ypm('sp 1 1)))

Cs公式:deriv((1 / imag(zpm('sp 1 1)) / 2 / 3.1415926 ))

Rs公式:real(zpm('sp 1 1))

通過sp仿真，當V1等于1或0時可分別得到電容陣列的Rpon、Cpon和Rpoff、Cpoff（on代表開，off代表關），電容陣列后仿真結果如圖5和圖6所示

Fig5. 電容陣列Cpon和Rpon后仿結果

Fig6. 電容陣列Cpoff和Rpoff后仿結果

注：LC-VCO通常關心電感、可變電容、電容陣列的等效Rp和Cp而不是Rs和Cs，這樣方便計算振蕩頻率，Rp往往會限制振蕩器起振，Cp往往決定振蕩頻率，設計時應仔細考慮。