本期先補(bǔ)充學(xué)習(xí)一下本科課程中講到的串并聯(lián)阻抗的等效互換（雖然很簡(jiǎn)單，但重點(diǎn)是在工程中怎么用這個(gè)知識(shí)點(diǎn)），隨后以LC-tank PLL中的電容陣列為例，介紹如何通過Spectre中的sp仿真，得到電容陣列的Y參數(shù)，并分離出等效并聯(lián)電容（Cp）及并聯(lián)電阻（Rp），進(jìn)而精確評(píng)估LC振蕩器的振蕩頻率。

**1. **串并聯(lián)阻抗等效互換

電阻R和電抗X的串并聯(lián)形式如圖1所示。

Fig1. 電阻R和電抗X的串聯(lián)形式和并聯(lián)形式

為了使電路在諧振頻率附近能夠相互等效，這兩個(gè)電路的回路阻抗必須相等，即

上式中的虛部和實(shí)部分別相等，得

，

Xs與Xp的電抗特性保持不變，通常Xs和Xp都是電感或電容?？紤]到串聯(lián)電路的有效品質(zhì)因子為

，

Rs與Rp的關(guān)系為

p與Xs的關(guān)系為

結(jié)論：串聯(lián)電路轉(zhuǎn)換為等效并聯(lián)電路后，電抗Xp的性質(zhì)與Xs相同，在Qs較高的情況下，其電抗X基本保持不變，而并聯(lián)電路的電阻Rp比串聯(lián)電路的電阻Rs增大了約Qs^2^倍。

**2. **應(yīng)用背景

Xilinx在2018 ISSC會(huì)議上發(fā)表了一篇應(yīng)用于RF-Data-Converter中的PLL，其10k~10MHz的積分噪聲只有54fs，LC-VCO結(jié)構(gòu)如圖2所示。

Fig2. Xilinx 54fs PLL中的LC-VCO框圖

Xilinx 54fs PLL Paper: A 7.4-to-14GHz PLL with 54fsrmsJitter in 16nm FinFET for Integrated RF-Data-Converter SoCs

電容陣列（Cap Array Unit）如圖2所示，電容陣列權(quán)重為1:2:4:8:16:32。該電容陣列的好處是在Sel為低電平時(shí)使得M1管AB兩點(diǎn)電位為高電平，保證M1管Drain Source到Psub的寄生Diode處于反偏狀態(tài)，反偏時(shí)M1管的寄生電容較小，這樣可以提高LC-VCO的振蕩頻率。

第三章介紹如何通過sp仿真得到電容陣列的Cp和Rp，進(jìn)而準(zhǔn)確算出LC-VCO的振蕩頻率。

3. Y參數(shù)仿真

在Cadence上搭建圖2所示LC-VCO的電容陣列（近似），如圖3所示：

Fig3. LC-VCO電容陣列

Y參數(shù)仿真的test bench如圖4所示

Fig4. Y參數(shù)仿真test bench

sp仿真時(shí)Y參數(shù)或Z參數(shù)的表達(dá)式：

Y參數(shù)：Y(s)=1/Rp+X(s)

Z參數(shù)：Z(s)=Rs+1/X(s)

Cp公式:deriv((imag(ypm('sp 1 1)) / 2 / 3.1415926 ))

Rp公式:(1 / real(ypm('sp 1 1)))

Cs公式:deriv((1 / imag(zpm('sp 1 1)) / 2 / 3.1415926 ))

Rs公式:real(zpm('sp 1 1))

通過sp仿真，當(dāng)V1等于1或0時(shí)可分別得到電容陣列的Rpon、Cpon和Rpoff、Cpoff（on代表開，off代表關(guān)），電容陣列后仿真結(jié)果如圖5和圖6所示

Fig5. 電容陣列Cpon和Rpon后仿結(jié)果

Fig6. 電容陣列Cpoff和Rpoff后仿結(jié)果

注：LC-VCO通常關(guān)心電感、可變電容、電容陣列的等效Rp和Cp而不是Rs和Cs，這樣方便計(jì)算振蕩頻率，Rp往往會(huì)限制振蕩器起振，Cp往往決定振蕩頻率，設(shè)計(jì)時(shí)應(yīng)仔細(xì)考慮。