首先，想說上拉電阻幾乎都是應(yīng)運(yùn)三極管電路而生的，但是本文基本上都屬于定性的分析，避免對(duì)其定量分析，相信即使沒有學(xué)過三極管晶體電路的同學(xué)還是可以基本理解的。

首先還要明確一個(gè)術(shù)語，所謂開漏（OD），開集（OC）電路就

是場(chǎng)效應(yīng)管的漏極和三極管的集電極是斷開的電路。如下圖所示，這里希望大家不要糾結(jié)于我這個(gè)三極管用的是否正確只是想定性的解釋一下什么是開漏(OD)或開集(OC)。

下面通過場(chǎng)效應(yīng)管的漏極開路門電路的例子簡(jiǎn)單說明一下上拉電阻：

注：管子導(dǎo)通或截止可以理解為單片機(jī)的軟件對(duì)端口置1或0.

（1）如果沒有上拉電阻（10k），將5V電源直接與場(chǎng)效應(yīng)管相連。

當(dāng)管子導(dǎo)通時(shí)，管子等效一電阻，大小為1k左右，因此5v電壓全部加在此等效電阻上，輸出端Vout=5v。

當(dāng)管子截止時(shí)，管子等效電阻很高，可以理解為無窮大，因此5v的電壓也全部加在此等效電阻上，Vout=5v。在這兩種情況下，輸出都為高電平，沒有低電平。

（2）如果有上拉電阻（10k），將5v電源通過此上拉電阻與與場(chǎng)效應(yīng)管相連。

當(dāng)管子導(dǎo)通時(shí)，管子等效一電阻，大小為1k左右，與上拉電阻串聯(lián)，輸出端電壓為加在此等效電阻上的電壓，其大小為Vout = 5v *管子等效電阻/（上拉電阻+管子等效電阻）=5v * 1/（10+1）=低電平。

當(dāng)管子截止時(shí)，管子等效電阻很高，可以理解為無窮大，其與上拉電阻串聯(lián)，輸出端電壓為加在此等效電阻上的電壓，其大小為Vout = 5v *管子等效電阻/（上拉電阻+管子等效電阻）=5v*無窮大/（無窮大+1）=高電平。

看到這里估計(jì)大家基本懂了七八分了吧，但是想必大家肯定還有一個(gè)疑問：難道P0口的高低電平輸出與實(shí)際的輸出是相反的嗎？呵呵，現(xiàn)在讓我們看一下8051單片機(jī)P0口的邏輯電路圖：

其實(shí)，筆者一開始也糾結(jié)了很久，還專門查了一下場(chǎng)效應(yīng)管的書，但是沒有任何收獲。這里請(qǐng)大家認(rèn)真看一看P0.x 的D鎖存器的輸出端吧。沒錯(cuò)問題就在這里D鎖存器最終輸出的是，根據(jù)D鎖存器的原理，輸出在這里經(jīng)過了一次取反才又輸出的，所以其本質(zhì)是經(jīng)過了兩次取反才得到最終的外部輸出的。不知這里跟大家講清楚了沒有。

現(xiàn)在讓我們?cè)賮砜偨Y(jié)一下上拉下拉電阻的作用：

1) 上拉就是將不確定的信號(hào)通過一個(gè)電阻嵌位在高電平！電阻同時(shí)起限流作用！下拉同理，下拉就是將不確定的信號(hào)通過一個(gè)電阻嵌位在低電平！電阻同時(shí)起限流作用！

2) 上拉是對(duì)器件注入電流，下拉是輸出電流。

3) 弱強(qiáng)只是上拉電阻的阻值不同，沒有什么嚴(yán)格區(qū)分。

4) 對(duì)于非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。

5) 一般作單鍵觸發(fā)使用時(shí)，如果IC本身沒有內(nèi)接電阻，為了使單鍵維持在不被觸發(fā)的狀態(tài)或是觸發(fā)后回到原狀態(tài)，必須在IC外部另接一電阻。

6) 數(shù)字電路有三種狀態(tài)：高電平、低電平、和高阻狀態(tài)，有些應(yīng)用場(chǎng)合不希望出現(xiàn)高阻狀態(tài)，可以通過上拉電阻或下拉電阻的方式使處于穩(wěn)定狀態(tài)，具體視設(shè)計(jì)要求而定！

7) 一般說的是I/O端口，有的可以設(shè)置，有的不可以設(shè)置，有的是內(nèi)置，有的是需要外接。

8) 上拉電阻是用來解決總線驅(qū)動(dòng)能力不足時(shí)提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是我們通常所說的灌電流。

9) 在I/O引腳懸空時(shí)，接電阻就是為了防止輸入端懸空，從而提高系統(tǒng)的抗干擾能力。減弱外部電流對(duì)芯片產(chǎn)生的干擾。

10) 通過上拉或下拉來增加或減小驅(qū)動(dòng)電流。

11) 上下拉電阻改變電平的電位，常用在TTL-CMOS匹配。

12) 上拉電阻可以為OC門或者OD門提供電流。

三、上拉電阻的應(yīng)用場(chǎng)景

1) 當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，若TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時(shí)就需要在TTL的輸出端接上拉電阻，以提高輸出高電平值。注：此時(shí)上拉電阻連接的電壓值應(yīng)不低于CMOS電路的最低高電壓，同時(shí)又要考慮TTL電路方電流（如某端口最大輸入或輸出電流）的影響。

2) OC門或者OD門電路必須加上拉電阻，才能使用。

3) 為加大輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻。

4) 在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻，降低輸入阻抗，提供泄荷通路。

5) 芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾能力。

6) 長(zhǎng)線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

7) 在數(shù)字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。

上拉電阻阻值選擇原則

1) 從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。

2) 從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠小；電阻小，電流大。

3) 對(duì)于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點(diǎn),通常在1k到10k之間選取。對(duì)下拉電阻也有類似道理。

4) 對(duì)上拉電阻和下拉電阻的選擇應(yīng)結(jié)合開關(guān)管特性和下級(jí)電路的輸入特性進(jìn)行設(shè)定，主要需要考慮以下幾個(gè)因素：

a)驅(qū)動(dòng)能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅(qū)動(dòng)能力越強(qiáng)，但功耗越大，設(shè)計(jì)時(shí)應(yīng)注意兩者之間的均衡。
b)下級(jí)電路的驅(qū)動(dòng)需求。同樣以上拉電阻為例，當(dāng)輸出高電平時(shí)，開關(guān)管斷開，上拉電阻應(yīng)適當(dāng)選擇以能夠向下級(jí)電路提供足夠的電流。
c)高低電平的設(shè)定。不同電路的高低電平的門檻電平會(huì)有不同，電阻應(yīng)適當(dāng)設(shè)定以確保能輸出正確的電平。以上拉電阻為例，當(dāng)輸出低電平時(shí)，開關(guān)管導(dǎo)通，上拉電阻和開關(guān)管導(dǎo)通電阻分壓值應(yīng)確保在零電平門檻之下。
d)頻率特性。以上拉電阻為例，上拉電阻和開關(guān)管漏源級(jí)之間的電容和下級(jí)電路之間的輸入電容會(huì)形成RC延遲，電阻越大，延遲越大。上拉電阻的設(shè)定應(yīng)考慮電路在這方面的需求。

5) 關(guān)于電阻的參數(shù)不能一概而定，要看電路其他參數(shù)而定，比如通常用在輸入腳上的上拉電阻如果是為了抬高峰峰值，就要參考該引腳的內(nèi)阻來定電阻值的！

6) 一般LED的電流有幾個(gè)mA就夠了，最大不超過20mA，根據(jù)這個(gè)你就應(yīng)該可以算出上拉電阻值來了。

7) 對(duì)于驅(qū)動(dòng)晶體管，又分為PNP和NPN管兩種情況：

a)對(duì)于NPN：毫無疑問NPN管是高電平有效的，因此上拉電阻的阻值用2K~20K之間的。具體的大小還要看晶體管的集電極接的是什么負(fù)載，對(duì)于LED類負(fù)載，由于發(fā)管電流很小，因此上拉電阻的阻值可以用20k的，但是對(duì)于管子的集電極為繼電器負(fù)載時(shí)，由于集電極電流大，因此上拉電阻的阻值最好不要大于4.7K，有時(shí)候甚至用2K的。

b)對(duì)于PNP管：毫無疑問PNP管是低電平有效的，因此上拉電阻的阻值用100K以上的就行了，且管子的基極必須串接一個(gè)1~10K的電阻，阻值的大小要看管子集電極的負(fù)載是什么，對(duì)于LED類負(fù)載，由于發(fā)光電流很小，因此基極串接的電阻的阻值可以用20k的，但是對(duì)于管子的集電極為繼電器負(fù)載時(shí)，由于集電極電流大，因此基極電阻的阻值最好不要大于4.7K。

8) 對(duì)于驅(qū)動(dòng)TTL集成電路，上拉電阻的阻值要用1~10K之間的，有時(shí)候電阻太大的話是拉不起來的，因此用的阻值較小。但是對(duì)于CMOS集成電路，上拉電阻的阻值就可以用的很大，一般不小于20K，通常用100K的。

9) 關(guān)于I2C的上拉電阻：因?yàn)镮2C接口的輸出端是漏極開路或集電極開路，所以必須在接口外接上拉。上拉電阻的取值和I2C總線的頻率有關(guān)，工作在standard mode時(shí)，其典型值為10K。在FAST mode時(shí)，為減少時(shí)鐘上升時(shí)間，滿足上升時(shí)間的要求，一般為1K。電阻的大小對(duì)時(shí)序有一定影響，對(duì)信號(hào)的上升時(shí)間和下降時(shí)間也有影響。總之一般情況下電壓在5V時(shí)選4.7K左右,3.3V在3.3K左右.這樣可加大驅(qū)動(dòng)能力和加速邊沿的翻轉(zhuǎn)。

那么關(guān)于RS-485上下拉電阻如何選擇呢？

RS-485總線廣泛應(yīng)用于通信、工業(yè)自動(dòng)化等領(lǐng)域，在實(shí)際應(yīng)用中，通常會(huì)遇到是否需要加上下拉電阻以及加多大的電阻合適的問題，下面我們將對(duì)這些問題進(jìn)行詳細(xì)的分析。

一、為什么需要加上下拉電阻？

1）當(dāng)485總線差分電壓大于+200mV時(shí)，485收發(fā)器輸出高電平。

2）當(dāng)485總線差分電壓小于-200mV時(shí)，485收發(fā)器輸出低電平。

3）當(dāng)485總線上的電壓在-200mV～+200mV時(shí)，485收發(fā)器可能輸出高電平也可能輸出低電平。但一般總處于一種電平狀態(tài)，若485收發(fā)器的輸出低電平，這對(duì)于UART通信來說是一個(gè)起始位，此時(shí)通信會(huì)不正常。

當(dāng)485總線處于開路（485收發(fā)器與總線斷開）或者空閑狀態(tài)（485收發(fā)器全部處于接收狀態(tài)，總線沒有收發(fā)器進(jìn)行驅(qū)動(dòng)）時(shí)，485總線的差分電壓基本為0，此時(shí)總線就處于一個(gè)不確定的狀態(tài)。同時(shí)由于目前485芯片為了提高總線上的節(jié)點(diǎn)數(shù)，輸入阻抗設(shè)計(jì)的比較高，例如輸入阻抗為1/4單位阻抗或者1/8單位阻抗(單位阻抗為12kΩ，1/4單位阻抗為48kΩ)，在管腳懸空時(shí)容易受到電磁干擾。

因此為了防止485總線出現(xiàn)上述情況，通常在485總線上增加上下拉電阻（通常A接上拉電阻，B總線下拉電阻）。若使用隔離RS-485收發(fā)模塊（例如RSM485PCHT），由于模塊內(nèi)部具有上下拉電阻（對(duì)于RSM485PCHT，內(nèi)部上下拉電阻為24kΩ）,因此在模塊外部一般不需要增加上下拉電阻。

二、什么情況下需要加上下拉電阻？

當(dāng)遇到信號(hào)反射問題時(shí)，通常會(huì)通過增加匹配電阻來避免信號(hào)反射，以1對(duì)1通信為例，如圖1所示。由于485總線通常使用特性阻抗為120Ω的雙絞線，因此在485總線的首尾兩端增加120Ω終端電阻來避免信號(hào)反射問題。

根據(jù)RSM485PCHT的具體參數(shù)（如表1）可以得到如圖2所示等效電路，其中RPU、RPD為模塊內(nèi)部在485總線上加的上下拉電阻，RIN為模塊的輸入阻抗。

當(dāng)兩個(gè)模塊都處于接收狀態(tài)時(shí)，可以根據(jù)基爾霍夫電流定律對(duì)節(jié)點(diǎn)A和節(jié)點(diǎn)B列出下列公式：

根據(jù)上述公式可以計(jì)算AB之間的差分電壓為：

此時(shí)模塊已處于不確定狀態(tài)，模塊接收器可能輸出為高電平，也可能輸出為低電平，這時(shí)就需要在模塊外部增加上下拉電阻保證模塊在空閑時(shí)不處于不確定狀態(tài)。

三、上下拉電阻如何選擇？

假設(shè)模塊的輸出電源電壓V?O相同，由于RGND接在一起，因此可以認(rèn)為模塊內(nèi)部的上拉電阻是并聯(lián)在一起的，為了方便解釋，對(duì)圖2的電路進(jìn)行整理，如圖3所示，在模塊外部增加上下拉電阻可以選擇只增加一組，也可以選擇在每個(gè)模塊都增加上下拉電阻，為了解釋方便，我們?cè)?85總線上增加一組上下拉電阻。