今天我們將圍繞交錯式 ADC 轉換器展開。當 ADC 轉換器交錯時，兩個或多個具有定義的時鐘關系的 ADC 轉換器用于同時對輸入信號進行采樣并產生組合輸出信號，從而導致采樣帶寬為多個單獨的 ADC 轉換器。

交錯式 ADC 轉換器無疑是推動更高效接口的一部分。交錯式 ADC 轉換器為系統設計人員提供了多項優勢。然而，額外的轉換器帶寬帶來了大量需要在 FPGA 或 ASIC 中處理的數據。必須有一些有效的方法來處理來自轉換器的所有數據。在采樣率在千兆采樣范圍內的轉換器中繼續使用 LVDS 接口變得不切實際。因此，JESD204B 是將大量數據從轉換器獲取到 FPGA 或 ASIC 的一種很好、高效的方法。

讓我們花點時間離開界面，看一下交錯。在通信基礎設施中，除了對 DPD（數字預失真）等線性化技術的更寬帶寬要求之外，還不斷推動更高采樣率的 ADC 以支持多頻段、多載波無線電。在軍事和航空航天領域，更高采樣率的 ADC 支持多用途系統，可用于通信、電子監控和雷達等等。在工業儀器儀表中，對更高采樣率 ADC 的需求一直在增加，以便能夠準確測量更高速度的信號。讓我們從了解交錯式 ADC 的基礎知識開始討論。

使用m 個 ADC 可以將有效采樣率提高 m倍 。為了簡單易懂，我們只關注兩個ADC的情況。在這種情況下，如果兩個采樣率均為 f S的 ADC 交錯放置，則最終采樣率僅為 2f S。這兩個 ADC 必須具有時鐘相位關系才能正確交錯。時鐘相位關系由等式 1 控制，其中n 是特定的 ADC，m 是 ADC 的總數。

例如，兩個采樣率為 250MSPS 的 ADC 交錯以實現 500MSPS 的采樣率。在這種情況下，可以使用等式 1 推導兩個 ADC 的時鐘相位關系，并由等式 2 和 3 給出。

既然我們知道了時鐘相位關系，就可以檢查樣本的構造了。圖 1 直觀地表示了兩個 250MSPS 交錯式 ADC 的時鐘相位關系和示例結構。

圖1

兩個交錯式 250MSPS ADC——基本圖

請注意 180° 時鐘相位關系以及樣本是如何交錯的。輸入波形由兩個 ADC 交替采樣。在這種情況下，交織是通過使用除以二的 500MHz 時鐘輸入來實現的。分頻器負責將所需的時鐘相位發送到每個 ADC。

這個概念的另一種表示如圖 2 所示。

圖 2

兩個交錯式 ADC——時鐘和采樣

通過交錯使用這兩個 250MSPS ADC，采樣率提高到 500MSPS。這將轉換器奈奎斯特區的寬度從 125MHz 擴展到 250MHz，使工作可用帶寬加倍。增加的操作帶寬帶來了許多優勢。無線電系統可以增加支持的頻段數量；雷達系統可以提高空間分辨率，測量設備可以實現更大的模擬輸入帶寬。

還有一些關于可以交錯多少個轉換器的問題，所以我想我會簡要介紹一下。還有一些關于交錯 ADC 挑戰的問題。在我們看一看之前，讓我們討論一些好處。

交錯的好處跨越市場的多個部分。最理想的好處是交錯式 ADC 的更寬奈奎斯特區可以增加帶寬。我們將再次以兩個 500MSPS ADC 交錯創建 1000MSPS 采樣率為例。這是交錯兩個 ADC 所允許的更寬帶寬的表示。請注意，f S 顯示的是一個轉換器；交錯式轉換器采樣率為 2 X f S。

兩個交錯的 ADC — 奈奎斯特區。

這為許多不同的應用創造了優勢。許多設計中的系統要求天生就領先于商業 ADC 技術。無論 ADC 采樣率有多高，市場似乎都需要更快的速率。交織允許關閉一些這種差距。軍事和航空航天應用正在推動更高的帶寬以實現更好的空間識別。此外，后端通信需要增加信道帶寬。

隨著蜂窩標準增加信道帶寬和工作頻段的數量，對 ADC 中可用帶寬的要求也越來越高。在某些市場和應用中，還希望轉向直接 RF 采樣，這樣無線電設計的級數就會更少，并且可以去掉解調器。在 ADC 上具有足夠高的采樣率也開啟了放寬時鐘要求的可能性。對齊 ADC 和 DAC 時鐘以簡化系統設計成為可能。在儀器儀表和測量應用中，需要更高的帶寬來采集和測量信號。

增加的采樣率為這些應用程序提供了更多的帶寬。它允許更輕松的頻率規劃，并降低了通常用于 ADC 輸入的抗混疊濾波器的復雜性和成本。

有了所有這些巨大的好處，人們不得不對價格感到疑惑。與大多數事情一樣，天下沒有免費的午餐。交錯式 ADC 提供更高的帶寬和其他好處，但也帶來了一些挑戰。

我們可以將多少個轉換器放在一起？讓我們簡單了解一下交錯式 ADC 的時鐘要求。您可能還記得我上一篇博客中的等式：

當m等于 2 時，求解這個方程非常容易 。然而，當m等于 8 時，時鐘要求變得更加困難 。代入m 并求解八個轉換器的方程式可得到所需的時鐘相位 0、45、90、135、180、225、270 和 315 度。如果輸入時鐘頻率較低，那似乎還不算太糟糕，但交錯的全部意義在于實現高采樣率。

時鐘頻率的實際情況是 1GHz。這意味著時鐘電路必須能夠將輸入時鐘向下分頻并創建相隔 125ps 的相位，而且必須準確地做到這一點。時鐘上的任何錯誤或抖動都會降低性能。

還有其他事情需要考慮。當兩個或多個轉換器交錯放置時，各個轉換器之間會出現不匹配。我們還必須考慮轉換器的模擬輸入帶寬。如何處理這些不匹配？我們如何處理模擬輸入帶寬？