引言
到 2030 年,半導體在更多市場的大規模擴散以及這些市場中的更多應用預計將推動該行業的價值超過1萬億美元。但在接下來的17年里,半導體的影響力將遠遠超出這個數字,從而改變人們的工作方式,他們如何溝通,以及他們如何衡量和監控他們的健康和福祉。芯片將成為使能引擎,需要對新技術、材料和制造工藝進行大量投資,從領先節點到可以以新方式利用的成熟工藝。
但是如何繼續構建它們將需要對每個制造和包裝過程進行實質性改變。總的來說,這些創新分為四個不同的領域:(1)使圖案化更具成本效益;(2)通過新材料和混合鍵合實現更快的互連;(3)在運行測試晶圓之前更好地建模以模擬流程和系統,以及為更小、更便宜、更快的電子產品有效集成不同的芯片功能。
為了將異構小芯片集成到一個通用封裝中,我們確保從材料選擇到設計到設備架構、集成和封裝的一切都針對最終終端應用進行了優化——我們稱之為全堆棧方法。但最顯著的轉變是由于先進封裝方法作為設備性能的主要驅動力而發生的。盡管這種趨勢在幾十年前隨著 TSV和倒裝芯片封裝的突破而開始,但多小芯片封裝正開始從高端應用轉向更主流的應用。(江蘇英思特半導體科技有限公司)
材料變化
在臺積電、三星和英特爾繼續追求3nm、2nm和1.x nm 技術節點的同時,主流晶圓廠和裝配線的晶體管和封裝級別將發生幾項技術轉變,并結合新的材料、工藝和數據分析以滿足所有路線圖。組裝和測試平臺的關鍵驅動力是消費和移動產品的射頻前端模塊、電動汽車的功率包和光學器件的聯合封裝,因為數據服務器的功率預算,共同封裝的光學器件將光學引擎和ASIC開關之間的電氣接口長度減少到只有幾毫米。此外,這解決了減少能源的需求,并減少了與從電信號中提取時鐘和數據相關的延遲。(江蘇英思特半導體科技有限公司)
__光刻 __
光刻單元及其支持的光刻膠軌道和計量工具基礎設施是工廠的焦點。一旦晶圓被圖案化,它們就會進入下一步(沉積、蝕刻、離子注入等),但隨后返回光刻以對下一個掩模級進行圖案化,這個過程會重復,直到晶圓離開晶圓廠。
使用極紫外(EUV) 掃描儀進行圖案化才剛剛開始投入生產。光刻的成本變得更加天文數字,因此每個人都必須變得更有創意。關鍵故障模式之一是隨機缺陷。人們經常談論的隨機指標正變得越來越成為產量驅動因素,因此您必須在按層、按客戶或兩者的過程目標方面做好其他一切。對于客戶和供應商而言,流程集成都更具挑戰性,因為要擁有一種實際上可以在該特定層提供絕對最佳結果的產品。一旦 EUV 功能啟動并運行,它將采用雙重圖案化和四重圖案化方法,以將特征分辨率進一步擴展到 20nm 以下。之后是高 NA EUV,在 2025 年到 2027 年的某個時間段內,數值孔徑從 0.33 躍升至 0.55。
圖 1:路線圖上的里程碑包括 2024 年的納米片晶體管和 2032 年的 CFET。金屬間距可能以 12-16 納米為基準。
器件趨勢
制造方法和技術的持續進步對于實現和進一步擴展下一代環柵 (GAA) 晶體管、DRAM 架構和如今包含 200 多個層的 3D NAND 器件至關重要。
雖然邏輯推動了最先進的晶體管結構,但3D NAND是許多蝕刻和填充工藝的技術驅動力。在這些蝕刻應用中可以發現半導體行業中一些最深刻的挑戰,而縮放意味著它們將變得更加困難。在生產中,這意味著將特征蝕刻到數微米的深度,同時在數十億個這些特征上完美匹配晶圓上的結果,關鍵的蝕刻能力需要先進的均勻性和蝕刻輪廓控制,這由公司的數據智能平臺管理。蝕刻機可以自適應以最大限度地減少工藝變化并最大限度地提高晶圓產量。
3D Imec 路線圖中的晶體管
要求實現環柵 FET(納米片晶體管)在 2024 年問世,隨后是叉片FET在2028年問世,CFET可能在 2032 年問世(見圖1)。當然,通道體厚度現在是水平的而不是垂直的,所以通道寬度可以通過光刻來調整。這有利于設計,意味著當我們蝕刻鰭片來制作納米片時,它們實際上可以具有比具有相似有效通道寬度的(多鰭片)finFET更低的縱橫比。即使我們仍然需要垂直鰭狀蝕刻,蝕刻也不再產生主體厚度,因此不會產生閾值電壓變化。雖然這是一個進化步驟,但它并非微不足道。
我們可以繼續在與用于finFET的工藝流程非常相似的工藝流程中使用自對準源極/漏極和柵極觸點,盡管硬掩模和覆蓋層可能需要變得更加堅固以適應額外的蝕刻需要內墊片和其他工藝,納米片結構還需要一些新的工藝模塊,包括通道釋放、內部間隔蝕刻和形成、底部隔離,以及更具挑戰性的源/漏和通道選擇性外延生長。一旦形成晶體管結構,以低電阻為重點的接觸金屬必須連接到較小的源極和漏極表面,需要控制源極和漏極硅化物的體積,同時降低肖特基勢壘高度,以進一步降低接觸電阻。(江蘇英思特半導體科技有限公司)
江蘇英思特半導體科技有限公司主要從事濕法制程設備,晶圓清潔設備,RCA清洗機,KOH腐殖清洗機等設備的設計、生產和維護。
審核編輯:湯梓紅
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