1.前言

之前做過一個項目，有個模塊例化了10次，流片回來測試，有9個正常工作，另外一個工作不起來。這時這個模塊的負責人就來找我，問到：IR仿真時這10個模塊結果是怎樣的？測試有問題那個是IR最差的那個嗎？后來把仿真結果拿出來，發現工作不起來這個模塊IR不是最差的，結果和我就沒關系了。不過后來這個模塊又可以工作了（具體原因不知道）。

另一個項目（不是我參與的），工藝不同，還是這個模塊，不過只例化只有一次，但是流片回來測試，這個模塊在func模式下可以正常工作，在scan模式下工作不起來，項目組懷疑是IR問題。結果后端負責人整天到處出差開會（和foundary廠、項目經理、DFT負責人等等），雖然已經做了很多工作，但是目前還沒有定論。

從以上項目情況可知，芯片流片回來后，測試有問題，如果定位不到原因，首先會懷疑IR問題導致的，做IR分析的人就很無辜了，因為IR的實際情況無法測量（據某司后端負責人講，他們已經可以測出來）。

為啥測試有問題首先會懷疑IR結果？隨著半導體工藝的演進，金屬線越做越窄（電阻越來越大）、電壓越來越低（噪聲容限越來越小）、電路頻率越來越高（cell 翻轉率越來越高）等一些列因素對IR都不太友好，也導致在先進工藝IR分析越來越重要。加之IR沒法實測，導致有問題不好定位，所以大家也稱IR分析為“玄學”。

最初想寫這篇文章是在做上一個項目的時候。由于項目中有一些加速器設計（累加累乘功能），導致這些模塊在die+封裝仿真時，模塊局部IR Drop特別大。當時在沖刺signoff節點，項目經理和開發的人就問這個IR Drop不滿足標準到底有啥影響？可以waive不？哈哈，我就想說你不想讓流片回來芯片測試時正常工作你就waive吧。不過言歸正傳，IR Drop對芯片性能（timing）到底有什么影響？

2.IR Drop定義

如下圖所示，描述了連接在一個有阻抗的電源上的兩個大緩沖器。最初，所有電源網格中的電平處于VDD。當大驅動器inv2開始變化時，對電流的需求降低了電源網格的電壓。特別是導線電阻產生的電壓降會隨著電流從外部電源向inv2的流動而增加。在芯片外圍的VDD連接點附近的電壓保持相當高的水平，在連接到inv2時有V的壓降。實際上，IR壓降是由于時鐘緩沖器、總線驅動器、存儲器譯碼驅動器等的同時變化引起的。這些同時變化事件可以在芯片上的任何地方發生，因此，所有區域都可能受到IR壓降問題的影響。當輸出電平變到低時地線網格也會受同樣類型問題的影響，只是這時的電壓值會增加，這有時稱為地線反跳（gound bounce）。

3. IRDrop對性能（timing）的影響

IR Drop可以影響net delay和cell delay。由于峰值電壓的減小，有IR Drop的instance的電壓擺幅會小于標準電壓。這會影響接收器的net delay和input slew（如下圖）。

假設driver工作在正常電壓Vdd，receiver工作在Virdrop電壓。由于cell delay是inputslew和outputload的函數，所以IR drop也會影響cell delay。除此之外，電壓的降低也會影響cell delay。

以SIMIC 0.13um工藝為例，總延遲的計算公式如下：

從公式中可以看出，當電壓降為5%時，延遲值如下所示，也即延遲增加9.5%。

net delay和cell delay的增加會造成時序違例的產生，它可以引起setup和hold違例。如果電壓降或延遲位于數據路徑，他可能產生setup違例；如果電壓降或延遲是位于時鐘路徑，它可能會產生hold的違例。

如下面某個設計，其時鐘周期為3ns，則電壓降產生的時序違例分析如下表所示：

這個設計在沒有電壓降時，其工作主頻可以達到318MHz，在5%電壓降時主頻為294MHz，如果有10%的電壓降，則主頻只有272MHz.可見在高頻數字電路中，降低電壓降對于提高芯片的性能有著至關重要的作用。

4.IR Drop對芯片功能的影響

小編是不是搞錯了？這玩意還能影響到功能。應該沒有搞錯，IR Drop損害了邏輯門的噪聲容限，這不僅是因為電源網格的電壓降低，而且也因為地線網格的電壓升高。一旦噪聲容限降到預算值（典型值為10%）之下，設計就不保證正確工作了。近年來，電源電壓一直降低，以避免晶體管的穿通條件、熱電子效應和器件擊穿。更近年來的情況是，VDD的降低主要是為了減小功耗而不是其他問題。無論那種情況都導致了越來越小的噪聲容限。由于有IR壓降，噪聲容限更進一步降低，使得在百萬晶體管級的設計中處理連線耦合噪聲效應變得更加困難。

審核編輯：湯梓紅