本應用筆記介紹了與DS80C320以外的Maxim高速微控制器的外部存儲器接口。使用這些微控制器的系統設計人員必須了解不同器件系列的多路復用地址/數據鎖存要求和鎖存參數。討論了EPROM和SRAM參數，以確保微控制器和外部器件之間的正確匹配。

介紹

DS80C320微控制器是Maxim全新高速微型系列的首款產品。該系列現在包括DS80C310、DS87C5x0、DS80C390、DS80C400、DS5230、DS5250等。DS80C320問世時，發布了應用筆記57“DS80C320存儲器接口時序”，描述了存儲器接口的獨特速度要求。 到它。本應用筆記與最近推出的系列產品具有相同的用途。

基于高速微的系統常見配置如圖1所示。在此示例中， 程序中包括程序（EPROM）和數據（SRAM）存儲器器件。當然，隨著 基于EPROM的器件，如DS87C520，很可能不需要其他程序存儲 在處理器外部。但是，為了本討論的目的，將假定外部 將使用程序存儲。如果應用程序要求同時使用板載和外部程序 存儲器中，可能需要一些額外的解碼邏輯（未示出），以便兩個存儲器空間 不要重疊。

圖1.典型的高速微系統。

與所有 8051 外部內存接口一樣，處理器的端口 0 線 （P0.7–P0.0） 承載兩個地址 和數據，鎖存器用于解復用信息。閂鎖的具體部件號為 由系統的速度要求決定，如下所述。但是，一般來說，閂鎖 將是 '373 或 '573 類型。這兩種器件類型之間的主要區別在于引腳排列。在'573上， 所有輸入均位于封裝的一側，所有輸出位于另一側。這樣可以更方便 董事會布局。

從處理器的端口 2 地址總線 （P2.7–P2.0） 連接到內存的線路數 地址總線在圖中顯示為“N”。“N”的確切值由 使用的內存設備。

本應用筆記基于DS87C520的時序，但本文討論的原理應適用于高速微控制器家族的任何成員。請務必檢查所用器件的數據手冊，了解與此處示例的微小時序差異。

閂鎖要求

由于端口 0 （AD7–AD0） 總線的高速，必須考慮以下選擇： 用于地址解復用的鎖存器。通過查看高速微型數據手冊，可以看出 對鎖存器施加了一些時序約束。例如，CPU 參數 t阿弗爾（端口 0 對ALE有效的地址 低）確定最短設置時間（t蘇） 閂鎖實際上將具有。這 參數 TLHLL和 t拉克斯也會影響鎖存器的時序要求。表 1 顯示了 33MHz 工作的 CPU 參數，以及對各種鎖存器系列的要求。對于 參數 在表中，CPU 參數必須大于閂鎖參數。可見， 違反了 HC 鎖存器系列所需的最短設置和保持時間（突出顯示）。為此 原因，該系列不能用于33MHz工作。

鎖存器的另一個相關特性是其從輸入到輸出的傳播延遲。由于閂鎖在 地址路徑，此參數對內存時序要求有直接而顯著的影響。 下一節將討論此參數。

表 1.閂鎖參數

程序存儲器

如圖 1 所示，程序存儲器（通常為 EPROM 或閃存）與處理器的 LSB 地址接口 通過地址解復用鎖存器。EPROM還通過 MSB 地址總線和程序存儲 ENable（/PSEN）信號。處理器始終輸出 MSB 地址在 LSB 地址之前，因此可以忽略此接口。但是，剩下的兩個中的每一個 必須檢查接口以了解最關鍵的時間。EPROM的相關時序參數 可以通過評估器件的數據手冊來找到器件。表 2 總結了 來自兩個不同制造商1的多種速度等級的EPROM。

EPROM參數

注意：X/Y 表示 Atmel/AMD 設備之間的差異。

在評估處理器、鎖存器和 EPROM 的時序規格時，可以看出 最關鍵的時序路徑是通過LSB地址總線。地址必須出現在這輛公共汽車上， 通過鎖存器，尋址EPROM，EPROM必須在比 中央處理器參數 tAVIV1.由于鎖存器位于路徑中，因此該總線的時序可以通過 等式如下：T支柱+ 噸行政協調會< 噸AVIV1.DS87C520數據資料顯示 那 tAVIV1是時鐘速度的函數（表示為 t中聯），由下式給出： tAVIV1= 3噸中聯- 32ns。求解 33MHz 的這些方程 使用F型鎖存器操作時，可以看出需要小于52ns的EPROM訪問時間。這說明閂鎖速度直接影響EPROM所需的速度。

表 3 顯示了針對各種 CPU 時鐘速度推薦的 EPROM 速度和鎖存器類型。這 建議的速度等級基于上述公式以及EPROM和鎖存時序參數。 進一步的評估表明，EPROM參數tDF也可能是某些高位的關鍵參數。 CPU 時鐘速度。此參數必須始終小于 CPU 參數 tPXIZ.

表 3.推薦的 EPROM 速度

*噸行政協調會< 20ns 可能需要不同的內存技術。

數據存儲器

有許多因素使數據存儲器（SRAM）與高速接口 微控制器系列極其簡單。首先，SRAM器件通常更快，更容易。 提供更高的速度等級。事實上，有時很難找到一個慢速的SRAM。一個更多的 重要的因素是所有高速微型系列成員都能夠插入拉伸循環 到 MOVX 指令中。這為支持高速和低速提供了一種方便的方法 設備位于同一數據總線上，無需外部支持硬件。所有高速微型系列 成員默認對 MOVX 指令使用一個拉伸循環。為了獲得最大吞吐量， 應用軟件可以寫入某些特殊功能寄存器（SFR）位并導致MOVX 以零拉伸周期操作的說明。此默認條件方便現有設計 可能沒有快速 RAM。即使在高速系統中，也可能沒有必要或不希望 全速執行數據訪問。此外，還有各種內存映射外圍設備，例如 作為LCD顯示器或UART，速度不夠快，無法跟上全速高速微型。這 如果需要，靈活性允許用戶以一些性能換取較慢的數據RAM。對于 接下來的討論，將假設零拉伸周期的最壞情況計時場景。

為了獲得最佳性能，即，將零拉伸周期數據存儲器訪問編程到 處理器，MOVX 指令需要兩個機器周期。指令的獲取需要一個 機器周期留下一個機器周期用于內存讀取或寫入。在數據分析中 內存的時序要求如下，將假定表 3 中的建議具有 被跟蹤。

通過分析，可以確定四個SRAM時序參數是必要的，并且足以滿足處理器在大多數情況下的時序要求。這些參數及其對各種速度等級的值如表4所示。在數據讀取操作期間，處理器預計從地址更改到有效數據可用的時間為 71ns （tAVDV1= 3tCLCL-29） 或更短。如果從此參數中減去 F373 鎖存器 （8ns） 從 D 到 Q 的傳播延遲，則獲得 54ns 的存儲器地址訪問 （tAA） 要求。同樣對于數據讀取操作，從/RD信號變低到從存儲器器件接收到有效數據的時間必須為38ns （tRLDV = 2tCLCL - 22）或更短。由于處理器的/RD信號與存儲器的/OE引腳相連，因此存儲器的輸出使能訪問時間（tOE）必須小于38ns。由于處理器讀取數據后，SRAM必須在25ns內放棄總線（tRHDZ = tCLCL - 5）。這就決定了SRAM參數tOHZ小于25ns。對于寫入，處理器將提供 56ns 的最小寫入脈沖 （tWLWH = 2 tCLCL - 5），等于 SRAM 所需的最小寫入脈沖寬度 （tWP）。基于這四個計算參數和表4所示的假設SRAM速度，可以針對許多不同的時鐘頻率確定合適的速度器件。表 5 中給出了推薦的 RAM 速度的摘要，其中假設 F373 鎖存器公平。應該注意的是，關鍵時序參數并不總是訪問時間。由于處理器的高速和內存參數關系的變化，必須檢查所有四個參數的任何特定時鐘速度。

表 4.SRAM 參數

表 5.基于 t 的建議 RAM 速度AVDV1帶 'F 閂鎖

其他注意事項

本應用筆記中使用的所有時序計算均基于DS87C520中的公式。 數據表。這些規格假設指定信號的容性負載大致相等。如果 使用圖1的配置，這是實現的。但是，如果任何信號連接到附加信號 負載，然后應評估包括附加器件在內的容性負載。如果有 顯著差異，在關鍵路徑分析中應使用額外的裕量，并且適當 選定的內存速度。對于較舊或非常規的SRAM設備，明智的做法可能是 確認其他重要的時序參數（例如寫入活動前的數據設置）。然而，在 接受調查的設備，滿足上述四個參數將有資格使用該設備。

審核編輯：郭婷