?? 在美國芯片法案和對中施加的芯片制裁的風波中，TSMC似乎被推到了風口浪尖，他們在政治壓力下非常不情愿地在Arizona建廠。為什么TSMC的地位如此重要？我們可以試著做一個思想實驗，世界如果沒有TSMC，芯片行業將會發生什么。

轉向Samsung??

我們能想到的第一個反應就是轉向另一家代工廠。但這一選擇其實有許多困難。首先，只有Samsung擁有5nm和3nm工藝。所以，Samsung理所當然成了唯一備選方案。但采用新的代工廠也不是簡單的事。盡管兩種工藝有相同的名稱，例如5nm、3nm，但它們仍然有很大的不同，這會導致大量的重新設計。

這些差異之一是單元庫（EDA工具組合在一起創建邏輯設計的一組微電路）。在設計流程的早期設計就從高級語言轉化為邏輯單元的網絡，所以轉移到一個新的單元庫就意味著要審查設計的大部分早期部分，并且實際上要重做許多后面的步驟。

另一個問題是所謂的設計規則（關于形狀、大小、方向、間隔和位置的數千條具體幾何規則的文件），這些規則將被打印到掩膜上，并在制造過程中轉移到晶圓上。每種工藝都有自己的設計規則，因此在TSMC 5nm工藝中有效的設計可能需要許多詳細的修改，才能適用于Samsung的5nm。設計規則是在設計過程接近尾聲時檢查的，所以這需要相對較小的改動。

對單元庫、設計規則和其他問題的差異進行調整后，芯片設計團隊可能已經重復了原始設計中的一半以上的工作（假設新版本第一次就ok過關）。新版本在性能、功耗和die尺寸上還會有很大不同，無論是好是壞。

其結果可能是，基于5nm或3nm設計的產品推遲一年才重返市場，芯片成本增加，性能或效率卻可能降低。

回退

?? 如果簡單地從TSMC轉向Samsung被證明是不可能或不切實際的，下一個選擇可能是采用舊工藝重新設計芯片。Intel有10nm和所謂的7nm的工藝，GlobalFoundries也有14和12nm。此外，就沒有合理的替代方案了。許多供應商早早就退出了摩爾定律的競賽，以至于在14nm和下一個可行的替代方案之間有很大的差距。

現在的挑戰是，將設計轉移到舊工藝節點與轉移到不同的代工廠是完全不同的工作。作個粗糙的概括，每一個連續的工藝節點所生產的芯片都具有比前一個節點更多的容納晶體管的能力、更低的功耗和更高的性能。從14nm以后，這種收益開始遞減，所以差異不像以前那么大了，但仍然存在。

這意味著如果你為7nm工藝重新設計原來的3nm芯片，die將明顯增大。如果你的3nm設計已經突破了die尺寸的極限，那么你的7nm設計可能根本就不適合放在一個die上。7nm設計需要運行得更慢，才能獲得與3nm設計相同的功耗?；蛘撸绻阕非蟮氖窍嗤男阅埽敲?nm設計的功耗會明顯增加。如果回退到10nm或14nm工藝，影響甚至會更大。

減輕影響的因素

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盡管如此，實際可能并不像聽起來那么糟糕。在電路層面上，5nm芯片名義上比7nm芯片在相同功率下性能增加10%，或者在相同性能下功耗減少約20%。但是在電路行為和芯片在系統中的工作方式之間還有許多其他變量。

例如，在大多數設備中，先進的芯片只在很小的一部分時間內以最大速度運行，其余時間要么在省電模式或空閑狀態下。因此，10%最大性能差異對于實際應用可能是不可見的。

功耗的情況也類似，在所有可用的省電模式下，芯片在現實生活中可能很少接近最大功耗。在新的設計中更積極地使用電源管理技術可能能夠補償基礎工藝技術的大部分差異。但AI應用是例外，它們往往會在相當長的時間段內全速運行。

容量差異（在給定區域獲得多少邏輯門和內存位）是一個更大的問題。這也取決于設計，但在相同的die面積上，5nm比7nm器件可能多出25%。你能擁有的最大尺寸的die有一個物理限制，由光刻設備決定。

如果你的5nm設計沒有接近該極限，那么容量的差異只會轉化為更大的die，考慮到舊工藝往往更便宜，成本可能會或不會更高。但如果已經接近極限，那么可能不得不在舊工藝中把設計分成兩個或更多die。

Multi-die的挑戰

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如果新的設計需要multi-die，設計團隊會面臨兩個重要問題。如何在die之間分區設計，以及如何將die互連？這兩個問題是相互影響的。

根本的問題是，die之間的互聯比die內的互聯要慢得多，每比特的功耗也大得多。對連接的數量也可能有嚴格限制。因此，你需要在三個標準之間進行分區。其一是對設計進行分區，使較慢的連接所增加的延遲對系統性能的影響盡可能小。這通常會出乎意料的有效。

另一個是盡量減少必須在die之間移動的數據量，特別是在高速情況下，以減少不必要的功耗。

而第三個標準是盡量減少die之間的連接總數，以減少增加的封裝成本。

這三個考慮因素也是相互影響的。因此，系統分區既是藝術，也是工程。而且它可能需要清晰地回到設計過程的開始，重新思考芯片結構的某些方面。因此，推向市場的時間可能是一年或更長。

互聯

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與分區挑戰同時存在的還有如何在物理上連接die的問題?；旧嫌腥N選擇。你可以把每個die放在一個單獨的封裝里，然后把封裝安裝在電路板上。這種方法性能最低且功耗最高。但如果能滿足系統要求，也是最便宜的，并且有一個強大的全球供應鏈網絡的支撐。

另一種選擇是傳統的multi-die模塊。你可以把裸片直接安裝在一塊很小的電路板材料上，上面印有間距很細的互連線。然后將這個組件放入傳統的封裝中。這種方法比單die封裝性能更高且功耗更低，但代價是需要更多的設計工作，價格也更高。

在multi-die模塊方面有經驗的封裝和測試公司也比較少，目前許多公司都在臺灣或中國大陸。

在性能和功耗方面的最佳選擇是所謂的高級封裝，就是AMD和Intel目前在最新的數據中心CPU中所采用的技術。die會直接安裝在一個硅中介板上。中介板的互連線是在晶圓廠出廠的，因此它們的密度幾乎與die上的密度一樣。因此，你可以在die之間有更多的連接。

這是最昂貴的選擇，也需要最多設計工作。除了TSMC之外，GlobalFoundries、Intel和Samsung都擁有類似的封裝技術。

還有第四種選擇，將die堆疊在起來，就像DRAM中的方式一樣。這可以進一步降低性能損失和功率損耗，但由于復雜性和設計工作會大幅增加，這對目前的大多數設計來說可能并不實用。

世界的另一面

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對于中國的fabless公司來說，在美國的制裁下，能夠選擇的代工廠只有SMIC（中芯國際）。

SMIC擁有14nm工藝。美國的制裁目前阻礙了SMCI采購EUV***，因此一般的說法是他們將止步于此。

但從理論上講，沒有EUV也可以做到7、5、甚至3nm。這會在工藝復雜性和成本方面成倍增加，但仍可能是行得通的。事實上，前不久當一個分析實驗室發現SMCI似乎生產出了7nm芯片時，出現了大量相關的報道。仔細分析發現，該芯片實際上是用10nm工藝制造的，有一些類似于7nm工藝的優化，因此將該工藝描述為半10nm節點可能更準確。

無論哪種方式，它都說明了決心可以克服物理障礙。

中國的fabless公司能否與SMIC合作，找到工藝優化和可能的multi-die架構，至少在系統層面保持與TSMC工藝的競爭力？這不完全沒可能的，而美國的制裁無疑為這些fabless公司提供了這樣做的動力。

審核編輯 ：李倩