1 運行平臺

硬件：CRD500數字信號處理板

系統：win7/64；win7/32；win10/64

軟件：Quartus/ModelSimSE/Verilog/Matlab

2 主要功能及性能指標

3.2.1主要功能

1）產生基帶原始數據

2）幀同步信號提取

3.2.2主要性能指標

1) 發送端

系統時鐘：50MHz

基帶數據碼率：195.3125kbps

數據內容：幀長16位，幀同步字長7位，同步字為1011000

2) 接收端

系統時鐘：發送端送來的數據時或信號，195.3125kbps

同步方式：具有搜索、校驗、同步三種狀態：幀長、幀同步字、搜索容錯位數、校核容錯位數、同步容錯位數可通過修改程序參數快速設置。

3 程序結構框圖說明

幀同步電路系統主要由基帶數據生成模塊（pcm.v)、幀同步模塊（FrameSync.v)模塊組成。

基帶數據生成模塊生成的原始數據（1.5625Mbps）送至開發板上擴展口，經短接線由第35腳送回FPGA芯片；數據生成的同步時鐘信號也經擴展口硬件環回至幀同步模塊。為便于測試環路同步及失步狀態，輸入端設計了一個數據選擇控制邏輯，通過按鍵控制輸入數據。

審核編輯：劉清