IC 業務面臨的最大挑戰之一是尋找模擬人才來完成工作。由于模擬組件通常只是 SoC 的一小部分，因此與模擬工程師相比，對數字工程師的需求約為 10 比 1 至 20 比 1。對于模擬設計人員來說，更長的培訓時間和更嚴格的學習曲線加劇了這種情況。此外，對片上模擬 IP 集成的需求也在不斷增加。SoC 不斷增加其復雜性和集成度，添加更多 PMU 組件、傳感器組件、安全組件和時鐘，以實現無數功能。模擬 IP 通常設計為特定的硅工藝選項，達到一定的規格。這給IP 供應商和 IP 客戶帶來了許多挑戰。對于 IP 提供商來說，每個客戶的要求都是定制的解決方案，完成的模擬 IP 很難轉售。對于客戶來說，許可模擬 IP 基本上是分包工作負載，很少享受 IP 重用的好處。然而，現實世界是模擬的，模擬IP 是數字領域和現實世界之間的重要接口。

是什么造就了一個好的模擬 IP？具體來說，創建一個好的模擬 IP 需要什么？合適的電路架構至關重要。對于商業產品，架構應該是穩定、健壯的，并且對工藝和生產變化有足夠的容忍度。來自代工廠的最新 PDK（工藝開發套件）確保了模型與硅之間的良好相關性。在 PVT 角落進行徹底的行為和電路仿真，確保電路按預期工作。定制布局需要了解電路、工藝對性能的影響以及對布局和布線的細致關注。上述工作需要一個具有多領域知識的經驗豐富的團隊。例 如，模擬工程師需要對將影響電路性能的布局規則和工藝效應有一定的了解，布局工程師需要能夠識別每條跡線（功耗、敏感或通用）和器件匹配的關鍵要求。憑借良好的電路架構、精確的 PDK、全面的仿真、詳細的布局以及經驗豐富的模擬設計流程團隊，可以提供高質量的模擬 IP。

由于許多原因，例如難以找到模擬人才，迭代和手動密集型設計程序，工藝依賴性，也許只是習慣，客戶經常要求“硅驗證”模擬 IP 或需要“硅證明”來驗證模擬 IP。在某些情況下， “硅驗證”是 IP 質量的良好指標，但大多數情況下，您根本找不到適合您確切需求的 “硅驗證” IP?！肮栩炞C” IP 是已經制造并在硅上驗證其功能的 IP。對于某些 IP，如 SerDes，PCIe 和 USB，“硅驗證” 是一個非常好的質量指標。這些 “硅驗證” IP 有幾個共同的特征：

? 它們具有標準組織，定義了在項目之間不會更改的功能和特性;

? 它們是具有復雜功能和特性的大型 IP，通?？梢宰鳛楠毩a品（芯片）出售;

? IP 對應于特定的產品代系，通常在特定的工藝節點上設計;

? 遷移到新的流程節點時，IP 也會使用新的設計和功能進行升級

但是，對于所有項目、產品和跨過程節點通常需要的通用或“更簡單”的模擬 IP（如 LDO、PMU 或傳感器模塊），這些IP 通常需要根據特定的項目規范進行優化或定制。在這些情況下，要求 “硅驗證” 的 IP 是否仍然合理？“硅驗證” IP 需要與新項目具有相同的工藝（和工藝選項），設計參數，功能和特性，以保持其 “硅驗證” 狀態。一個新項目很少與現有的 “硅驗證” IP 完全匹配。用戶有兩個選擇，第一個選擇是使用可能過度設計或性能不足的現成 IP，這意味著項目的成本將增加，或者將不得不妥協 IP 的規格。第二種選擇是根據項目要求修改現有知識產權，這相當于為項目開發新的知識產權；如果用戶愿意，在將其集成到項目中之前，加倍努力將 IP 帶到測試芯片并在芯片上進行驗證。在現實世界中，很難獲得完全符合您需求的“硅驗證” IP。

將模擬 IP 組合到一個宏 (macro) 中，可以簡化維護和簡化 SoC 集成。宏 (macro) 還可以設計為滿足特定解決方案，并對 IP 中的組件進行單獨個別優化。電源和時鐘是 SoC 芯片的基本要求。由上電復位 （POR）、帶隙和基準電壓源（BG）、低壓差穩壓器 （LDO） 和 RC 時鐘組成的 PMU 宏 (macro) 可以為整個芯片提供電源、基準電壓源和基本時鐘信號。SoC 項目可以輕松將 PMU 宏 (macro) 集成到其系統中，而無需單獨集成每個模擬塊，從而加快開發過程并降低人為錯誤的風險。另一個例子是片上安全性。SoC 需要能夠檢測從物理更改到 SoC 操作環境的可能 “攻擊”。由電壓脈沖干擾檢測器、時鐘監視器、溫度傳感器和獨立電源組成的安全宏 IP 可以檢測惡意黑客攻擊導致 SoC 電源、時鐘和/或溫度 的意外變化。

Agile Analog 的核心技術是以“形式化流程” 方法實現模擬電路設計 “藝術” 。除了經驗豐富的模擬設計團隊外，憑借Agile Analog 的內部 ComposaTM 平臺和專門的軟件工程師團隊，我們正在以革命性的方式開發和交付模擬 IP。我們的 方法定義了 IP 的 “什么”，也定義了 IP 的 “為什么” 和 “如何” 工作。Agile Analog 設計的 IP 可以在任何流程節點中生成，驗證流程可確保每次交付的 IP 的性能和質量。Agile Analog 的 IP 生成引擎可以“完全按照客戶需要的規格”提供模擬 IP，并針對面積和性能進行優化。它也可以反過來使用，評估不同過程節點或設備選項的 IP 性能。

舉例來說，電源管理模塊和傳感器等基本 IP 是每個 SoC 中必不可少的模塊，但對于模擬專家來說，這項任務通常是平 凡而無趣的。通過利用 Agile Analog 反復生成 IP 的能力，客戶可以專注于他們的差異化設計，即他們產品的 “秘密武器”。例如，生成多個版本的 IP 以匹配客戶 MCU 產品線的不同版本與生成一個版本所需的時間大致相同，從而顯著縮短了開發時間。在新工藝上開發下一代產品時，Agile Analog 可以在新的工藝節點中無縫生成 IP，而無需尋找和鑒定新供應商。

數字化設計流程從設計模塊化和自動化中受益匪淺。數字設計與流程無關，允許跨項目和流程完全重用 IP。全面的設計工具、設計流程和驗證方法允許在流程的每個階段檢查數字項目的一致性和合規性，從而減輕設計人員的大量工作，從而提高生產力。設計過程高度自動化，即使對于最先進的過程節點，也期望從中生成復雜、高質量、一次成功使用的IC。另一方面，模擬設計高度依賴于電路模塊、工藝節點和設計團隊經驗的復雜性。模擬設計流程自動化有幾種方法，但通常它們都集中在特定方面，例如更容易移植到新的過程節點（基于現有設計），或者從原理圖到布局的自動化。這些漸進式改進提高了模擬設計的效率，但距離我們在數字設計中看到的自動化還有很長的路要走。Agile Analog 的模擬 IP 生成過程，是模擬自動化的革命性方法。在 IP 開發過程中，Agile Analog 的 IP 不局限于特定的過程，可以為更廣泛的客戶群提供服務，從而在模擬領域實現真正的 IP 重用。

關于作者：

Michael Lei 是 Agile Analog 亞太地區的 FAE。于 2007 年作為射頻電路設計師開始其職業生涯，曾在臺灣和中國的多家 IC 設計公司設計射頻電路、領導射頻項目、領導 SoC 項目、推出新產品、管理客戶項目并為新項目進行技術營銷。主要專長是蜂窩、Wi-Fi、藍牙及其在物聯網應用中的使用的射頻和模擬電路和系統。

編輯：黃飛