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JK觸發器的工作原理及競態條件

CHANBAEK ? 來源:IC先生網 ? 作者:IC先生網 ? 2022-09-20 16:42 ? 次閱讀

JK觸發器也稱為通用可編程觸發器,因為使用其J、K輸入具有預置和清除功能,它可以模仿任何其它觸發器的功能。

JK觸發器是對SR觸發器的修改,它沒有非法狀態。其中J輸入類似于SR觸發器的SET輸入,K輸入類似于SR觸發器的RESET輸入,其符號如下所示:

pYYBAGMpfOuASa-9AAAW8NQtuZM354.jpg

邏輯圖

如上所述,JK觸發器是SR觸發器的修改版本,所以它的邏輯圖如下圖所示,它是由三輸入NAND門組成,取代SR觸發器中的兩輸入NAND門,輸入S和R被J和K取代。

JK觸發器的設計是這樣的,一個三輸入NAND門是J,時鐘信號和來自Q'的反饋信號,另一個三輸入NAND門是K,時鐘信號以及來自Q的反饋信號。這種布置消除了SR觸發器的不確定狀態。

pYYBAGMpfOuAatvtAAAiIMQGA50217.jpg

工作過程如下:

情況1:當輸入J和K均為低電平時,Q返回其先前的狀態值,即它保存先前的數據。當向JK觸發器施加時鐘脈沖并且J輸入為低電平時,無論其他與非門如何,與非門1的輸出變為高電平。同樣,如果K輸入為低電平,則與非門2的輸出也為高電平。因此,輸出保持在相同的狀態,即觸發器狀態沒有變化。

情況2:當J為低電平且K為高電平時,觸發器將處于復位狀態,即Q = 0,Q' = 1。當向JK觸發器施加時鐘脈沖并且輸入J為低電平且K為高電平時,連接到J輸入端的NAND門的輸出變為1,然后Q變為 0。這將再次將觸發器重置為之前的狀態狀態。所以觸發器將處于復位狀態。

情況3:當J為高電平且K為低電平時,觸發器將處于置位狀態,即Q = 1,Q' = 0。當向JK觸發器施加時鐘脈沖并且輸入J為高電平且K為低電平時,連接到K輸入端的NAND門的輸出變為1。然后Q'變為0,這會將觸發器設置為高電平時鐘輸入。因此觸發器將處于SET狀態。

情況 4:當輸入J和K都為高電平時,觸發器處于Toggle狀態,這意味著輸出將補充先前的狀態。

JK觸發器的真值表如下所示:

poYBAGMpfOyAeYH1AABKcyi3Gc4538.jpg

JK觸發器的競態條件(Race Around Condition)

對于JK觸發器的高輸入,只有較低的與非門由相互互補的輸出(即Q和Q')觸發。因此,當高輸入連接到觸發器時,在任何時刻,一個門被啟用,另一個門將被禁用。如果上門處于禁用狀態,它會將觸發器驅動到SET狀態,稍后當下門啟用時,它將驅動觸發器到RESET狀態,從而會導致輸出切換。這將導致JK觸發器中出現競態條件(Race Around Condition)。

如何避免競態條件

可以通過將時鐘開啟時間設置為小于觸發器的傳播延遲來避免競態條件,其實這可以通過邊沿觸發來實現。

通過使觸發器在一個時鐘周期內進行切換。這個概念是在主從JK觸發器中引入的。

主從JK觸發器

主從JK觸發器是一種“同步”器件,它允許數據隨時鐘信號的時序傳遞。主從觸發器由兩個串聯的時鐘觸發器組成,它們將輸入與輸出隔離,因此稱為“主從”。主從JK觸發器除了消除普通JK觸發器的競態問題外,還可以模仿SR觸發器、時鐘觸發器、D觸發器和Toggle觸發器的功能。因為它從觸發器的Q 和 Q' 輸出反饋到主觸發器,而主觸發器的輸出作為輸入之一連接到從觸發器。

當時鐘輸入為高電平時,主觸發器處于活動狀態,從觸發器處于非活動狀態。根據輸入,主觸發器的輸出被置位或復位,而從觸發器的輸出不變,因此它保持在先前的狀態。隨著從觸發器在低時鐘輸入下激活,從觸發器的輸出發生變化。當時鐘為高電平時,主觸發器的輸出被擱置,因為在此期間從器件處于非活動狀態。當時鐘為低電平時,主觸發器的輸出被從觸發器看到并將它們傳遞給輸出。從觸發器的輸出是主從觸發器的最終輸出。最終輸出在時鐘脈沖結束時可用。

主從JK觸發器是兩個SR觸發器的級聯組合,其反饋從從器件的輸出到主器件的輸入,其電路如下圖所示:

pYYBAGMpfOyAdnZpAAA-z-oSCYY161.jpg

正時鐘脈沖被施加到主觸發器,它們在施加到從觸發器之前被反轉,即主觸發器在正轉換期間有效,而從觸發器在負轉換期間有效。在時鐘的上升沿期間,來自輸入J和K的數據被傳遞到主觸發器并保持在那里直到時鐘出現下降沿。然后將數據或信息傳遞給從觸發器,在這里收集輸出。

帶有兩個JK觸發器的主從JK觸發器的符號表示如下所示。

poYBAGMpfOyAHHqFAAAuJimaDog691.jpg

主從JK觸發器的真值表以及預設和清除輸入如下所示:

pYYBAGMpfO2AOrwUAABKpYiIejg431.jpg

當時鐘輸入為低電平時,主觸發器的兩個輸入即J和K輸入對主從觸發器的輸出沒有影響。

當時鐘輸入為高時:

如果 J 低且 K 低:狀態沒有變化。

如果 J 為低且 K 為高:主從觸發器將處于復位狀態。

如果 J 為高且 K 為低:主從觸發器將處于置位狀態。

如果 J 高且 K 高:切換狀態。

時序圖如下所示:

poYBAGMpfO2AMKMFAAAv5glEEC4156.jpg

輸入脈沖的寬度可以小于或大于觸發器的傳播延遲,它不影響輸出狀態。但是如果不違反建立和保持時間,時鐘上升沿時刻的J和K輸入值會影響主從觸發器的輸出狀態。

主要應用

JK觸發器是數字電子產品中使用最廣泛的觸發器之一,這是因為它們的通用可編程特性,其一些主要應用包括:

移位寄存器

分頻器

開關應用

并行數據傳輸

串行數據傳輸

二進制計數器

序列檢測

總結

JK觸發器是數字電路觸發器中的一種典型的電路單元,具有置0、置1、保持和翻轉功能。在各類集成觸發器電路中,JK觸發器的功能最為齊全。而在實際應用中,它不僅有很強的通用性,而且能靈活地轉換其它類型的觸發器,因此其應用是非常的廣泛。

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