本文作者：張倩憶，沈龍

Cadence 公司 DSG Product Engineering Group

先進工藝制程使得設計工程師們一次又一次突破了芯片性能、功耗和面積的極限。為了可以繼續速度更快、功能更強、造價更省的追求，摩爾人依然在孜孜不倦地尋找新的方法。3D-IC 即是其中之一：通過封裝和互聯技術的更新使得多個裸片(die)可以集成在同一片晶片(chip)中，這樣片內的高速互聯就替代了之前片外的低速互聯。這一新維度為未來芯片的性能提升創造了無限可能，從今年 5 月起我們(查看文末往期內容)已經連續 5 期詳細揭秘了 Cadence 系統平臺如何為 3D 設計者提供幫助。現在我們來看一下這其中涉及的新的互聯方式和工藝集成對寄生參數和時序分析又帶來了哪些挑戰，以及我們如何先前一步為芯片簽核人員做好準備。

uBUMP 和 TSV 的寄生如何抽取

中介層之間出現的耦合電容亟待考慮嗎

靜態時序分析的集成與擴容

如何應對 PVT 分析 corner 的爆炸式增長

設計案例

01uBUMP 和 TSV 的寄生如何抽取

首先介紹下什么是 uBUMP 和 TSV。

uBUMP 通常是用來連接上下兩個裸片堆疊的，需要用 IPF(Inter-Process-File)文件來定義。通孔(VIA)是定義在兩個相鄰繞線層之間的。TSV(Through Silicon Via)是指定義在 3D-IC 工藝中連接背面第一層金屬和正面第一層的通孔。還有一種 Long TSV 是指連接背面第一層金屬和正面第一層以上某一層金屬之間的通孔。

Quantus 在寄生參數抽取時對于 uBUMP 和 TSV 有兩種計算方式。一種是通常在 ICT 文件中用模型語句來描述，另一種是通過定義一個額外的 TSV 模型文件(.subckt)在整體寄生參數抽取時進行標注。目前 Quantus 對于用 TSV 模型語句的方式可以支持電阻和對地電容的抽取，這些電阻電容值和普通的寄生參數抽取一樣是寫在輸出網表中。

02中介層之間出現的耦合電容亟待考慮嗎

基本的 3D-IC 的寄生參數抽取包括 TSV、uBUMP 還有芯片背面金屬層的抽取。然而隨著工藝的進步，兩個 DIE 之間的距離更靠近，所以兩者繞線之間的電容就變得不容忽視了。Quantus 目前可以支持 IDX 電容抽取了。IDX 是 3D-IC 中兩個 DIE 之間形成的新的耦合電容，利用兩個 DIE 之間的耦合電容可以做更精準的系統級靜態時序分析，這兩個 DIE 可以是相同或者不同制造工藝。IDX 寄生抽取支持 Cadence Integrated 3D-IC 中的 iHDB 輸入，并且可以把輸出結果存入 iHDB 以便后續的 Tempus 進行時序分析。

03靜態時序分析的集成與擴容

靜態時序分析(STA)一直是芯片簽核工程師關注的重點。Integrity 3D-IC 平臺自然是不能少了 STA 的功能集成。除了命令行和腳本的輸入，平臺的用戶界面也添加了用戶交互界面的支持，比如一直很受 Tempus 和 Innovus 使用者喜愛的 Global Timing Debug (GTD)，該功能可以協助分析關鍵路徑的時序違例原因。

如下圖所示，STA 產生報告之后，GTD 為設計工程師顯示 Path Histogram、Path Layout、Hierarchy、Slack Calculation 和其他許多很有價值的分析報告和視圖。具體使用描述詳見 Cadence support 官網上的Global Timing Debug(GTD)using Tempus or Innovus, version 18.1(cadence.com)(請掃描下方二維碼登錄 Cadence Support 查看)

芯片的復雜度可以無限增加了，設計規模自然也隨之上升。當 flatten 的全芯片分析時間過長或者內存用量過大時，就需要考慮通過抽取簡化模型進行層次化時序分析。在 Tempus 里這一解決方案叫做邊界模型(Boundary Mode)。如下圖左所示這個模型去除了 block 內部 reg->reg 的 path 僅保留 block 對外互聯以及相關聯的部分，包括：

所有的 input ports 的 fan-out 邏輯和 output ports 的 fan-in 邏輯

所有對保留邏輯有 SI 影響的電路

所有保留邏輯的邊負荷電路(side load)

通過對每個 die 做 Boundary Model 的抽取，整體網表的縮減率可以達到 90%，而 setup slack 的平均差異控制在 0.1ps，99.73% 的路徑在 2.7ps 以內。

04如何應對PVT分析corner的爆炸式增長

從性能的角度上來看，3D-IC 一個很強大的功能就是支持了本地的、高速的 Die 之間的同步通訊。然而這一新功能也給靜態時序簽核(STA)增加了大量的分析 corner。現今的設計只有一個 Die 在做全局 STA，每條時序路徑都是在一組給定的 PVT 參數下做分析。在 3D-IC 設計中，多個 Die 是同時工作在不同的 PVT 參數下。設想當你有一條同步的時序路徑從 Bottom Die 開始出發(startpoint)，經過 Middle Die，最后抵達 Top Die(endpoint)，這條 path 就會經歷三種不同的 PVT 條件，好像我們從北半球旅行到南半球會穿越不同地理環境和氣候。

因為 3D 設計允許每個 Die 可以有獨自的 PVT corner，這樣 STA 簽核就必須涵蓋所有的可能出現的組合情況。以上圖里三個 Die 的典型設計為例，如果 Die1 和 Die2 的 process corner 都是 12 個，Die3 是 6 個;三個 Die 的 Voltage corner 和 Temperature corner 都只考慮 2 個相同的，那么總共需要分析的 corner 數量就已經達到(12x12x6)x 2 x 2 = 3456 個。

針對這個 3D 設計中 corner 爆炸式增長的挑戰，Tempus 開發了一個新的 Rapid Automated Inter-Die(RAID)技術，可以在分析這些 feed through paths 時巧妙地大量縮減 corner 數量，同時保證計算精度。下圖是一個非常簡化的 3 層 Die 的例子，假設每層都只有 3 個 corner(N=K=M=3)，那么全組合需要分析的 corner 數量就是 27 個(N*K*M)。Feed through 的部分通過 represent delay 和 adjustment 替換，K 最大就可以 reduce 到 1，這樣在這個 case 里 corner 就減小到了 9 個，corner 的縮減率是 3X。對于中間 Die 超過 10 個 corner 的設計，reduction ratio 將會超過 10X;對于更多層堆疊的 3D 設計，縮減率就更為可觀!

對于沒有 feed through 的一般 path 分析，corner 增長的數量不會如此龐大，但是仍然會對機器的需求量隨著設計的復雜度增加不斷攀升。Cadence 另一現有的強大并行分析引擎 concurrent multi-mode multi-corner(C-MMMC)就為此提供了第二個維度的解決方案。該功能通過高效復用多個 corner 的相同的 DB 數據，儲存有效減輕計算量的中間數據和提高 CPU 的并行使用率，從而大幅降低了對機器和硬盤的使用需求。對于相同 delay corner 不同 constraint corner的 STA 分析，運行時間和內存使用的增加量都只有 20% 左右，相對于串行分析 CMMMC 的 runtime reduction 通常可以達到 4-5X。

05設計案例

最后讓我們看一個 5nm 的實際 3D 設計案例，該設計包含一個 logic die 有 6 個 process corner，和 2 個 SRAM 的 die 分別有 12 個 process corner。如果使用傳統的 STA 分析，即使是在 CMMMC 模式下完成所有 864(6*12*12)個 process corner 的組合分析也需要 8-9 天(多線程使用 32 個 CPU，@2.6GHZ 主頻)。使用 Boundary Model 技術之后時間可以極大縮短至 15 個小時;繼續使用 RAID 技術之后，簽核 corner 的個數降低至 144 個，完成相同的時序分析僅僅使用了驚人的 4 小時 27 分鐘!加上產生 Boundary Model 所需要的最長時間(6 小時 50 分鐘)，速度提升仍然接近 40X!

Cadence Integrity 3D-IC 平臺是業界首個全面的整體 3D-IC 設計規劃，實現和分析平臺。該平臺以全系統的視角，集成了 Cadence 公司的多個強勢分析工具和優化引擎，對芯片的性能、功耗、散熱和面積做了全面的評估和優化。其中寄生參數提取工具 Quantus 準確計算 3D 通孔和中階層之間的電阻電容效應;靜態時序分析工具 Tempus 極大地提高了多工藝組合 STA 分析的效率，把之前需要以周記的分析速度減少以小時計算。強大準確的算力為高帶寬高數據吞吐量的機器學習、高性能存儲設備、云端計算等 3D-IC 應用保駕護航。

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Cadence Integrity 3D-IC 平臺提供了一個高效的解決方案，用于部署 3D 設計和分析流程，以實現強大的硅堆疊設計。該平臺是 Cadence 數字和簽核產品組合的一部分，支持 Cadence 公司的智能系統設計戰略(Intelligent System Design)，旨在實現系統驅動的卓越 SoC 芯片設計。

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