本文作者：楊翰琪

Cadence 公司 DSG Product Engineering Group

對于大規模的芯片設計，自上而下是三維集成電路的一種常見設計流程。在三維布局中，可以將原始二維布局中相距較遠的模塊放到上下兩層芯片中，從而在垂直方向相連，減少模塊之間的線網長度。

與二維集成電路相比，三維集成電路具有線網長度短、功耗低、性能高、封裝尺寸小以及良率好的優勢。

大規模的芯片設計的關注點:

如何實現自上而下的設計流程

如何把一個二維集成電路的網表進行切分得到三維集成電路的網表

如何控制不同層芯片之間互連信號的數目

如何規劃每個模塊在三維布局中的位置和形狀

Integrity 3D-IC 早期三維布圖綜合功能，可以幫助用戶實現三維集成電路自動的模塊布局、模塊形狀優化和網表切分，對三維布局做快速的探索，將以往層次化設計中手動工作幾周的時間縮短為幾個小時。

今天我們主要介紹 Integrity 3D-IC 的特色功能之一：

早期三維布圖綜合以及層次化設計方法

01Integrity 3D-IC 早期三維布圖綜合

? 早期布圖綜合（Early Floorplan Synthesis，EFS）

?三維布圖綜合

?線網長度與芯片間互連信號數目的折中

?異構芯片的堆疊

早期布圖綜合

（Early Floorplan Synthesis，EFS）

對于大規模的芯片設計，各個模塊的布局布線會在 RTL 開始了一段時間之后進行，而芯片頂層的設計規劃需要在網表成熟之前就開始，這個階段的頂層規劃往往很難創建，尤其是這個時候各個模塊還在不斷地優化。所以我們提供了早期布圖綜合這樣一個功能，去自動且快速地進行模塊布局，幫助用戶在有完整網表、部分網表、甚至還沒有網表的時候，對布局進行一系列的探索。

使用 EFS，工具可以做時序驅動的模塊布局，優化模塊的形狀，在滿足模塊的利用率的前提下，盡量壓縮減小芯片面積。同時 EFS 也支持其他約束，包括模塊的寬長比、利用率、是否允許直通（feedthrough），以及布線通道的寬度等。

三維布圖綜合

芯片層數的增加擴大了解空間，使得三維集成電路布圖規劃更加困難。

基于 EFS，Integrity 3D-IC 進一步增強并推出了三維布圖綜合功能，在三維空間內對模塊進行自動布局，并且進行各模塊的形狀調整，從而優化芯片面積，線網長度和層間過孔數據。另外，Integrity 3D-IC 還支持用戶預分配模塊到某層芯片或者預擺放到某個位置。

線網長度與芯片間互連信號數目的折中

減小系統線網長度會不可避免地增加芯片間的互連信號數目。而由于 Bump / TSV 間距以及面積的限制，在做三維布圖綜合時需要控制芯片之間互連信號的數目。Integrity 3D-IC 可以很好地權衡二者，通過參數調整，幫助用戶快速地預覽結果并進行三維布局以及分割的探索。

異構芯片的堆疊

把不同制程的邏輯芯片堆疊在一起，既可以滿足性能需求，也能有更好的良率及更低的制造成本。Integrity 3D-IC 同樣支持異構三維集成電路的布圖綜合，給不同的模塊分配合適的工藝制程。

02層次化設計方法

?層次化結構重建

?基于邏輯深度的時序預算

層次化結構重建

基于三維空間模塊布局的結果，Integrity 3D-IC 會將原來二維的網表進行層次化結構的重建，在系統頂層產生 Top Die 和 Bottom Die 兩個層次化結構，把各個模塊分配給上層芯片和下層芯片，得到新的三維集成電路的網表。在此過程中，Integrity 3D-IC 可以自動創建上層芯片與封裝 PKG 相連所需要的 Feed Through，并且更新系列相關的時序約束信息、翻轉計數格式文件等。

基于邏輯深度的時序預算

在層次化設計流程中，系統的時序約束需要正確地映射到相對應的各層芯片中。在早期，可以通過基于時鐘周期的方法做快速的時序預算，給上下層芯片按指定比例分配合適的時序約束文件。為了得到更加準確的時序預算，可以在 Integrity 3D-IC 使用基于邏輯深度的時序預算。基于邏輯深度的時序預算會根據最長的邏輯路徑給芯片做好時序的裕量的分配，并且允許用戶靈活地對邏輯路徑上的組合邏輯單元、時序邏輯單元等設置權重，另外扇出也會被考慮在內。

從設計初始就充分考慮三維實現的自由度能提供最佳系統性能。Integrity 3D-IC 助力架構和布圖規劃設計師從全局考慮不同模塊在三維空間多層級上的邏輯物理分布。通過 Cadence 強大的的層次化早期布圖規劃算法實現不同單元、模塊、IP 在不同層次晶粒的最優分配，將 3D-IC 優勢發揮到極致。

審核編輯：湯梓紅