本文著重講解市面上常見的USB3.0集線器驅動芯片威盛VL817-Q7C0的layout布局處理以及注意事項?？煞譃槿」?。本文著重講解第一小節：PCB布局的重點說明。

一：LATOUT 布局重點說明：

1：首先是PCB板線路的阻抗事宜，在此舉例兩層板阻抗注意事項,

<1>雙層板：

USB：90Ω+/- 10 % W-S-W → 11-5-11 mils

SATA: 100Ω+/- 10 % W-S-W →6-5-6 mils

板厚：1.6mm
USB : 90 Ω +/- 10 % W-S-W = 12-5-12 mils
SATA: 100 Ω +/- 10 % W-S-W =7-5-7 mils

<2>，其次是線路的間距規格

所有阻抗線彼此的間距盡可能越大越好，理想值大于5倍的線寬(5W)

阻抗線與GND shape，VIA以及其他零件的間距應當大于寬（3w），可以的話4倍線寬以上更好。

其次是Diff pair走線時需要將GND銅箔空間也做出來

<3>.Vias on GND走線形狀

靠近阻抗線的GND shape旁邊應該有一連串GND vias，并且GND vias彼此之間的間距至少要少于200mils，且間距越小越好。

注：應避免先例有凸起，細長且末端沒有GND via的GND shape。

2:90ohm阻抗線的Via

Diff. Pair：W-S-W = 6-6-6 mils

Via spec.：drill = 12 mil，pad = 20 mil，antipad = 28 mil

Trace angle：45 degree

一般換層

S-pitch = 54 mil ， G-pitch = 34 mil

錯線

S-pitch = 55 mil , G-pitch = 30 mil
Minimum via to trace spacing V2T = 6 mil

Diff pari 走線設定

<1>Chip E-Pad

GND vias越多越好，且平均分佈(但是須注意power plane的完整性)

De-caps 的 GND via 最好在 E-PAD 上

注：GND鋪銅請不要+字鋪銅

4.：Power Plane

De-caps的拜訪要越靠近chip越好

所有的電源最好用謳歌power plane的設計，且與其他層連接的via要越多越好。

電源部分的vias要比后端的要多，Power源頭。

5.：USB3.0連接器

<1>USB 3.0 Std A, Stack A, and Std B Connectors

DIP Via for TX/RX pins:

Drill = 28 mil, Pad = 43 mil, Antipad (L2 and L3) = 80 mil

<2>Miceo usb

TX/RX pads:

Pad Width = 20 mil

Etched GND width on L2 = 23 mil

L3 應該 要是 GND shape

<3>SMD焊點

Pad Width = 50 mil
PAD picth=66.93mil
Etched GND width on L2 = 146.93 mil
L3 should still be GND

以上就是VL817的layout的布局說明，由于篇幅有限，文本有些細節并未仔細說明。

第二節的PCBLAYOUT的檢查以及第三節VLI Chip layout的布局說明將于不久盡快整理并且發布。咨詢第一小節詳情可聯系博主，共同談論交流。
審核編輯：湯梓紅