引言：本文我們介紹GTX/GTH收發(fā)器時鐘架構(gòu)應(yīng)用，該文內(nèi)容對進行PCIe和XAUI開發(fā)的FPGA邏輯設(shè)計人員具有實際參考價值，具體介紹：

PCIe參考時鐘設(shè)計

XAUI參考時鐘設(shè)計

1.PCIe參考時鐘設(shè)計

1.1參考輸入時鐘

GTX/GTH收發(fā)器使用參考時鐘產(chǎn)生內(nèi)部比特時鐘用于發(fā)送和接收數(shù)據(jù)。收發(fā)器使用PCIe模式時，推薦的參考時鐘為100MHz，參考時鐘也可以選擇125MHz或者250MHz。

參考輸入時鐘經(jīng)過IBUFDS_GTE2原句驅(qū)動GTX/GTH收發(fā)器參考時鐘。如果TX buffer旁路，TXOUTCLKSEL必須選擇GTX/GTH收發(fā)器的參考時鐘作為TXOUTCLK源時鐘。該參考時鐘在電源上電后必須保持穩(wěn)定和自由運行。

對于異步時鐘應(yīng)用，最差的頻率偏移必須保持在±600ppm或者±300ppm。GTX/GTH收發(fā)器內(nèi)部產(chǎn)生的25MHz時鐘來自參考時鐘分頻，用于同步器和定時器以及各種GTX/GTH收發(fā)器操作，如復(fù)位、電源管理、速率改變、OOB等。

PCIe參考時鐘推薦的CPLL分頻器和時鐘設(shè)置如圖1所示。

圖1、PCIe參考時鐘推薦的CPLL分頻器和時鐘設(shè)置

對于PCIe Gen3應(yīng)用，QPLL必須使用，圖2顯示了推薦的QPLL配置。

圖2、推薦的QPLL設(shè)置

1.2 并行時鐘（PCLK）

在PCIe模式中，PCLK是FPGA邏輯接口，用來同步并行接口數(shù)據(jù)傳輸。在Gen1應(yīng)用中推薦的PCLK時鐘為125MHz，在Gen2和Gen3中推薦的PCLK為250MHz。通常一個MMCME2_ADV通過參考輸入時鐘產(chǎn)生125MHz和250MHz時鐘。當(dāng)MMCME2_ADV使用時，用戶可以通過BUFGMUX選擇想要的時鐘。推薦PCIe模式中內(nèi)部和外部數(shù)據(jù)位寬相同，此時[TX/RX]USRCLK和[TX/RX]USRCLK2時鐘頻率相同。

在Gen1、Gen2和Gen3中，推薦TX buffer旁路，此時TXOUTCLKSEL必須GTX/GTH收發(fā)器參考時鐘通過TXOUTCLK端口后作為TXUSRCLK2的源時鐘。為了最小化TX lane和lane之間偏移，所有l(wèi)ane的TXUSRCLK和TXUSRCLK2必須來源相同的時鐘源。

在Gen1、Gen2和Gen3中，推薦使用RX buffer。當(dāng)RX buffer應(yīng)用在同步時鐘應(yīng)用中，GTX/GTH收發(fā)器參考時鐘為RXUSRCLK和RXUSRCLK2的源時鐘。圖3顯示了PCIe同步時鐘應(yīng)用架構(gòu)。

圖3、PCIe同步時鐘架構(gòu)舉例

當(dāng)RX buffer用在異步時鐘應(yīng)用中，RX恢復(fù)時鐘來自主Lane0，作為RXUSRCLK和RXUSRCLK2時鐘源。圖4顯示了PCIe異步時鐘架構(gòu)，圖中如果使用BUFGMUX原句，則BUFG可以插入PCLK路徑中用于平衡路徑時序。

圖4、PCIe異步時鐘架構(gòu)舉例

2.XAUI時鐘設(shè)計

2.1 參考輸入時鐘

對于XAUI應(yīng)用，使用單一156.25MHz參考時鐘。如圖5所示，參考輸入時鐘通過IBUFDS_GTE2驅(qū)動GTXE2_COMMON。

圖4、XAUI時鐘架構(gòu)舉例

圖5中QPLL推薦的時鐘配置如圖6所示。

圖6、QPLL推薦的時鐘配置

2.2 并行時鐘

在XAUI操作模式中，GTX/GTH收發(fā)器內(nèi)部數(shù)據(jù)位寬和FPGA接口位寬為2字節(jié)位寬，此時，[TX/RX]USRCLK和[TX/RX]USRCLK2頻率相同，即都為156.25MHz。

對于XAUI應(yīng)用，推薦TX buffer旁路，此時TXOUTCLKSEL設(shè)置為3'b011，使用GTX/GTH收發(fā)器參考時鐘作為TXUSRCLK和TXUSRCLK2時鐘源。

審核編輯 ：李倩