本篇文章會著重介紹一下晶振的常見問題原因分析，還有就是比較重要的PCB布局講解。

晶振電路常見問題分析

1）晶振過驅動：

所謂過驅動，就是晶振的實際工作電壓以及電流過大，功耗過高。晶振出現過驅動會導致輻射干擾更大，功耗增加，工作不穩定，甚至導致晶振物理損壞。低頻晶振容易出現這些問題，因為高頻晶振的功耗相對較大，換句話說就是工作電流比較大，不容易出現這些問題。假設晶振的峰值電壓接地電源電壓VDD，可以用如下公式估算晶振的功耗（R1是晶振等效串聯電阻）：

晶振功耗計算公式

VDD一般來說就是電源電壓，CL和C0分別是晶振的負載電容和寄生電容，但是有些晶振有ALC（幅度限制控制）功能，這個時候VDD電壓就不是電源電壓，VDD應該用晶振能獲得的最大電壓幅度來替代：大概是400-600mV。當環境溫度降低或者供電電壓過大時會出現過驅動的風險，所以晶振的實際功耗需要留有余量。

通過上面的公式我們可以知道，降低晶振功耗的方法：

1.選用R1（ESR）更低的晶振。

2.減小負載電容Cl，但是此方法會導致晶振頻率增大，所以要慎重。

3.增大限流電阻Rs。

2）啟動時間過長

一般來說低頻晶振更容易產生此類問題，原因可能是環路增益不夠，也可能和供電電源的電壓上升時間（穩定時間）有關系。

3）溫度和電壓問題

一般來說高溫和低電壓條件下，晶振容易發生地環路增益和啟動時間慢或者不啟動。低溫和高電壓條件下容易發生增益過大，過驅動，損壞晶振，更容易受到諧波影響出現震蕩，甚至停止工作，所以要注意負載電容一定要選用NP0或C0G類型的瓷片電容，溫度穩定性更高。

晶振電路PCB布局

1）晶振電路最好刷三防漆，減小水分，灰塵，溫濕度對晶振電路的影響。

2）MCU電源要穩定，要做好濾波（去耦電容），這樣可以降低晶振電路的信噪比。

3）晶振距離MCU越近越好，晶振電路外圍加地環路。

4）高頻信號線要遠離晶振電路。

5）晶振電路下方要單獨鋪地（雙層板），然后和MCU的地相連。多層板有完整地平面，只需加地環路即可。如果晶振是金屬封裝，鋪地時，注意不要短路。

晶振電路推薦布局

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