當(dāng)我們安裝好Vivado 的時(shí)候，也同時(shí)裝好了Vivado HLS.。 這是個(gè)什么東西？我就有一種想一探究的感覺。網(wǎng)上一查，Vivado High-Level Synthesis。學(xué)習(xí)了一段時(shí)間的Zynq 7000， 找了一個(gè)HLS的教程，就開始了如下入門實(shí)驗(yàn)，體驗(yàn)高級(jí)語(yǔ)言綜合設(shè)計(jì)IP。Vivado HLS是Xilinx 推出的高層次綜合工具，采用C/C++語(yǔ)言進(jìn)行FPGA設(shè)計(jì)。HLS提供了一些樣例方便大家熟悉其開發(fā)流程。另外關(guān)于HLS的使用介紹，Xilinx官方提供了2個(gè)重要開發(fā)文檔ug871 和 ug902。里面詳細(xì)介紹了包括怎么建立HLS 工程，怎么編寫Testbench,怎么進(jìn)行優(yōu)化等問題。在HLS軟件界面，在右側(cè)有個(gè)directive， 里面列出了程序中所有用到的變量，函數(shù)和循環(huán)結(jié)構(gòu)，點(diǎn)右鍵可以給其配置。

對(duì)循環(huán)結(jié)構(gòu)， 一般選擇 unroll（ 即展開循環(huán)） ， 可以自己設(shè)定展開因子 factor。 為提高程序的并行化處理， 可以給函數(shù)選擇 PIPELINE。 對(duì)應(yīng)數(shù)組， 可以設(shè)置為 ARRAY_PARTITION,數(shù)組維數(shù)可以自己設(shè)定。 HLS 軟件其實(shí)很智能的， 簡(jiǎn)單的結(jié)構(gòu)， 一般軟件自己會(huì)優(yōu)化好。 每一個(gè)優(yōu)化方案都保存在一個(gè) Solution 里， HLS 可以創(chuàng)建多個(gè) Solution， 用于比較不用的優(yōu)化效果。

如同軟件開發(fā)都是從“ Hello Wrold！ ” 進(jìn)入編程的大門一樣， 這一個(gè)實(shí)驗(yàn)我們就通過(guò) HLS 封裝一個(gè)移位流水燈的程序， 包括工程的創(chuàng)建， 仿真， 綜合， 封裝， 以及在硬件平臺(tái)上的實(shí)現(xiàn)，來(lái)熟悉HLS的開發(fā)流程。

本文參考了米聯(lián)的zynq 修煉秘籍 網(wǎng)手版。

實(shí)驗(yàn)代碼和工程的下載：

鏈接： http://pan.baidu.com/s/1c1BXkvm 密碼：h2i2

1：HLS工程建立

打開 Vivado HLS 開發(fā)工具， 單擊 Creat New Project 創(chuàng)建一個(gè)新工程， 設(shè)置好工程路
徑和工程名， 一直點(diǎn)擊 Next 按照默認(rèn)設(shè)置，

出現(xiàn)如下圖所示界面，時(shí)鐘周期 Clock Period 按照默認(rèn) 10ns，Uncertaintly 和 Solution
Name 均按照默認(rèn)設(shè)置， 點(diǎn)擊紅色圓圈部分選擇芯片類型， 然后點(diǎn)擊 OK。下圖示是選擇好后的界面。

下面是選擇芯片型號(hào)的界面。根據(jù)你自己的硬件選擇，我的是如圖

工程建立完后的界面是這樣的。下面就是導(dǎo)入工程里用到的源文件。

需要在工程添加3個(gè)源文件。都可以在文件開頭介紹的下載地址下載。右鍵點(diǎn)擊source , Add Files 分別添加shift_led.cpp 和 shift_led.h。 右鍵點(diǎn)擊Test Bench , Add Files 添加Test_shift_led.cpp.

添加完成后效果如下：

shift_led.h 代碼內(nèi)容：

#ifndef _SHIFT_LED_H_
#define _SHIFT_LED_H_
//
#include "ap_int.h"
//#define MAX_CNT 10000/2 //仿真時(shí)可以用這個(gè)代替下面的行介紹仿真等待時(shí)間
#define MAX_CNT 100000000/2
#define SHIFT_FLAG MAX_CNT-2

//typedef int led_t;
typedef ap_fixed led_t; // 1st: total width. 2nd: integer width
void shift_led(led_t *led_o,led_t led_i);
#endif

shift_led.cpp 代碼內(nèi)容：

#include "shift_led.h"
void shift_led(led_t *led_o,led_t led_i)
{
led_t tmp_led=led_i;
int i; //for cycle variables
for(i = 0;i {
if(i==SHIFT_FLAG)
{
//tmp_led = ((tmp_led>>7)&0x01) + ((tmp_led tmp_led = ((tmp_led>>4)&0x01) + ((tmp_led *led_o = tmp_led;
}
}
}

Test_shift.led.cpp 代碼內(nèi)容：

#include "shift_led.h"
#include

using namespace std;
int main()
{
led_t led_o;
led_t led_i=0xfe;
const int SHIFT_TIME =8 ;
int i;
for(i=0;i {
shift_led(&led_o,led_i);
led_i = led_o;
char string[25];
itoa((unsigned int)led_o & 0xf,string,2);
fprintf(stdout,"shift_out=%s/n",string);
}
}

2：工程綜合

工程綜合前，需要設(shè)置 Top Function。

點(diǎn)擊 Project-> Project Settings ，也可以點(diǎn)擊紅箭所指那樣的快捷鍵。

出現(xiàn)如下界面 ，在Syntheses 界面下選擇綜合的頂層函數(shù)名。

因?yàn)楫?dāng)前工程中只存在一個(gè)Solution, 我們選擇Solution ->Run C Sytheses -> Active Solutions 進(jìn)行綜合，菜單旁有個(gè)快捷鍵的圖標(biāo)，所以也有快捷可以直接點(diǎn)取：

在未經(jīng)優(yōu)化的情況下綜合報(bào)告如圖所示， 出現(xiàn)這個(gè)界面需要把上下條拉到合適位置， 并收起Latency (Clock cycles)。

3： 優(yōu)化和添加約束

在原文中， led_t tmp_led=led_i; 最開始是int ， 然后把他定義為4位整數(shù)。我這里一開始就是這樣，也就沒有什么優(yōu)化了。

但這里做一下他的約束添加，或者也是優(yōu)化的內(nèi)容。

在主頁(yè)面里，點(diǎn)擊如下3出紅箭，如果不是這個(gè)界面。選擇文件 shift_led.cpp 文件， 選擇 synthesis, 選擇 directive。

這里把led_o 設(shè)置為輸出，右鍵點(diǎn)擊led_o 出現(xiàn)Insert Drrective.. ，選擇后如下界面：

選擇 INTERFACE mode 選擇 ap_ovld。

同樣對(duì)led_i 進(jìn)行基本相同的工作，mode 選擇 ap_vld。

進(jìn)行如上操作后，看看源程序出現(xiàn)的變化。還有Directive 的變化。

3: 仿真實(shí)現(xiàn)

菜單Project -> Run C Simulation 或者點(diǎn)擊快捷鍵（看菜單旁圖示），就開始 C 仿真：

仿真運(yùn)行的情況是這樣的：

4：波形仿真（如果不熟悉ModelSim 就跳過(guò)這一節(jié)）：

在這之前需要運(yùn)行Vivado 的編譯仿真庫(kù)，我是開始這個(gè)試驗(yàn)前就做了這個(gè)設(shè)置。

打開Vivado 后，菜單 Tools -> Compile Simulation Libraries...

出現(xiàn)對(duì)話框后，選擇Simulator 為 ModelSim, 選擇編譯庫(kù)的位置，看紅箭。

做好設(shè)置后， 點(diǎn)擊Compile 就開始生成仿真庫(kù)。

如果做好了上面的仿真庫(kù)編譯準(zhǔn)備，就可以開始看波形仿真了。

菜單Solution -> Run C/RTL Cosimulation 運(yùn)行C協(xié)同仿真。做了如圖所示選擇。

運(yùn)行C 協(xié)同仿真一段時(shí)間后，就可以防線在solution 1目錄下多了一個(gè)sim 文件夾，在其verilog 文件夾下看到生成的波形文件shift_led.wlf 文件。

利用ModelSim 打開該文件。在Objects 下選擇需要顯示的波形信號(hào), Add wave 到波形顯示里。

波形顯示就是這樣的。

5： HLS代碼封裝

通過(guò)前面的實(shí)驗(yàn)，我們進(jìn)行了HLS的工程創(chuàng)建，仿真，但這只是把算法實(shí)現(xiàn)從C 到RTL的轉(zhuǎn)換。下面我們開始把其打包成IP， 在硬件平臺(tái)上進(jìn)行測(cè)試，也方便Vivado 進(jìn)行調(diào)用，應(yīng)用。

菜單 Solution -> Export RTL 也可以點(diǎn)快捷（菜單圖示）。

在彈出的對(duì)話框中，點(diǎn)擊Configuration 對(duì)一些參數(shù)進(jìn)行輸入，修改，然后點(diǎn)擊OK。

Configuration 的對(duì)話框設(shè)置。

點(diǎn)擊2次OK 之后，就開始IP 打包封裝。

運(yùn)行結(jié)束后，就在solution1 目錄下多了一個(gè)impl 文件夾，并且在0等待一段時(shí)間后在 solution1 目錄下多了一個(gè) impl 文件夾， 并且在ip 文件夾中生成了一個(gè)壓縮包，這就是我們需要的打包好的IP。

6 測(cè)試和應(yīng)用：

打開Vivado， 新建一個(gè)工程，工程名為test_shift_led。

在Project Manager 中點(diǎn)擊 Project Settings。

在這解壓剛才建立的IP 壓縮包到一個(gè)新建的文件夾里，這是在文件管理器里完成的。

選擇IP 設(shè)置區(qū)的 Repository Manager 頁(yè)面，然后點(diǎn)擊+號(hào)， 下面圖示是添加后的結(jié)果。

進(jìn)行了以上設(shè)置后，開始添加我們的IP包。

點(diǎn)擊Project Manager 下的IP Catalog 。 在右邊的IP Catalog 里點(diǎn)開User Repository，然后選擇我們建立的IP， 顯示的是shifted_led_4bits。這和我們添加其他的ip 是一樣的。

可以設(shè)置下IP， 名字為shift_led_0

在這個(gè)對(duì)話框里選擇Generate

現(xiàn)在右鍵 Design Sources ,添加shift_led.v 文件，可以在下載鏈接出獲取。右鍵Constraints，添加led
的約束文件。特別注意這個(gè)約束文件必須和你硬件的led 引腳定義一致。

看看下圖，ip取名和程序中必須一致，就是左邊和右邊。

shift_led.v 的代碼如下（如果不想下載，也可以復(fù)制）：

`timescale 1ns / 1ps
module shift_led
#(
parameter DATA_WIDTH = 4
)
(
input i_clk,
input i_rst_n,
output reg [DATA_WIDTH-1:0] led
);

reg [1:0] cnt ;
reg [DATA_WIDTH-1:0] led_i_V ;
wire ap_start ;
wire led_i_vld;
wire [DATA_WIDTH-1:0] led_o_V ;

always@(posedge i_clk or negedge i_rst_n)begin
if(i_rst_n == 1'b0)
cnt else if(cnt[1]==1'b0)
cnt end

always@(posedge i_clk or negedge i_rst_n)begin
if(i_rst_n == 1'b0)
led_i_V else if(cnt[0]==1'b1)
led_i_V else if(led_o_vld == 1'b1)
led_i_V end

always@(posedge i_clk or negedge i_rst_n)begin
if(i_rst_n == 1'b0)
led else if(led_o_vld == 1'b1)
led end

assign ap_start = cnt[1];
assign led_i_vld = cnt[1];

shift_led_0 u_shift_led_0(
.led_o_V_ap_vld (led_o_vld),// output wire led_o_vld
.led_i_V_ap_vld (led_i_vld),// input wire led_i_vld
.ap_clk (i_clk ),// input wire ap_clk
.ap_rst (~i_rst_n ),// input wire ap_rst
.ap_start (ap_start ),// input wire ap_start
.ap_done ( ),// output wire ap_done
.ap_idle ( ),// output wire ap_idle
.ap_ready ( ),// output wire ap_ready
.led_i_V (led_i_V ),// output wire [7 : 0] led_o_V
.led_o_V (led_o_V ) // input wire [7 : 0] led_i_V
);

endmodule

zynq.xdc 文件內(nèi)容如下：

set_property IOSTANDARD LVCMOS33 [get_ports i_clk]
set_property IOSTANDARD LVCMOS33 [get_ports i_rst_n]
set_property IOSTANDARD LVCMOS33 [get_ports {led[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}]
set_property PACKAGE_PIN M14 [get_ports {led[0]}]
set_property PACKAGE_PIN M15 [get_ports {led[1]}]
set_property PACKAGE_PIN K16 [get_ports {led[2]}]
set_property PACKAGE_PIN R19 [get_ports {led[3]}]
set_property PACKAGE_PIN U18 [get_ports i_clk]
set_property PACKAGE_PIN R18 [get_ports i_rst_n]

下面就和你硬件板提供的 FPGA led 實(shí)驗(yàn)程序一樣了。綜合，執(zhí)行，生成流文件，下載運(yùn)行。

你的led 應(yīng)該流水運(yùn)行了。