時鐘網(wǎng)絡反映了時鐘從時鐘引腳進入FPGA后在FPGA內部的傳播路徑。

報告時鐘網(wǎng)絡命令可以從以下位置運行：

A,VivadoIDE中的Flow Navigator;

B,Tcl命令：report_clock_networks -name {network_1}

報告時鐘網(wǎng)絡提供設計中時鐘樹的樹視圖。 見圖1。每個時鐘樹顯示從源到端點的時鐘網(wǎng)絡，端點按類型排序。

圖1 時鐘網(wǎng)絡

時鐘樹：

?顯示由用戶定義或由工具自動生成的時鐘。

?報告從I / O端口加載的時鐘。

注意：完整的時鐘樹僅在報告的GUI形式中詳細說明。此報告的文本版本僅顯示時鐘根的名稱。

?可用于查找驅動其他BUFGs的BUFGs。

?顯示驅動非時鐘負載的時鐘。

例：以vivado自帶的例子wavegen為例。點擊Synthesis的Report CLock Networks如圖2所示。

圖2 Report clock Networks

如圖3所示，時鐘clk_pin_p從輸入引腳輸入之后，經(jīng)過IBUFDS,再通過MMCM生成時鐘，同時顯示了各個時鐘的頻率。如果我們未添加時鐘約束，報告將顯示Unconstrained(未約束的時鐘，root clock).可以選中未約束的時鐘右擊選擇Create Clock創(chuàng)建時鐘。

圖3 時鐘網(wǎng)絡