直到最近，信號完整性一直受到關注，主要歸功于數千兆位串行接口設計。今天，工程師構建高速并行接口（如存儲器接口）不再選擇忽略，這是設計的一個方面。

隨著速度的增加，位周期縮短，減少了可用的時序余量。今天的內存接口運行速度超過每線500Mbps，上升時間為幾百皮秒。這為FPGA設計人員帶來了嚴重的信號完整性挑戰。

隨著接口越來越寬，同時切換輸出噪聲（SSN）的嚴重程度也越來越高。 SSN增加了系統抖動，影響了時序裕度并影響了系統性能。在最壞的情況下，SSN可以越過邏輯閾值，導致系統完全失靈。

良好的封裝設計對于FPGA中的良好噪聲性能至關重要。本文介紹了封裝設計注意事項，重點關注信號完整性及其對系統性能的影響。

包的作用

從歷史上看，短信號路徑沒有改變信號特征，因為速度仍然很低。今天，隨著數百皮秒的上升時間（即使比特周期為幾納秒），信號的頻率分量也會達到GHz，導致甚至非常短的信號路徑（如封裝走線）影響信號。

對于每條信號線，都有一條相關的返回電流返回路徑。對于單端信號，這些返回路徑通常是GND或VCC參考平面。為了保持50歐姆線，返回應該非常靠近信號。

雖然PCB走線不太重要，但設計人員必須密切關注過孔。對于大型FPGA，突破區域＆＃151;封裝球與PCB之間的區域＆＃151;由于它包含密集的信號通孔，因此非常關鍵。

SSN通常被視為“接地反彈”并且可能由兩種不同的現象引起：

封裝和PCB通過場串擾。由于通過場串擾引起的噪聲是環路電感的函數，它是接地/電源參考引腳位置與信號引腳接近的函數。遠離參考引腳的信號引腳更容易受到噪聲的影響。

當區域中的多個I/O同時切換時，此問題會加劇。因此，在封裝中正確分配接地/電源和信號引腳是至關重要的。換言之，良好的引腳架構。

由于封裝電感較高而導致電源完整性受損。維持FPGA的干凈電源對于保持可接受的信號完整性至關重要。隨著最新FPGA中VCC值降至1.2v，噪聲容限降低。

此外，電源軌中的任何噪聲都會轉換為輸出抖動，同時縮小可用的時序余量。由于噪聲取決于封裝電感和同時切換I/O（L.di/dt）的數量，因此最佳信號需要良好的低電感封裝。

解決SSN挑戰

解決SSN挑戰的一個方案是采用SparseChevron Pinout架構的Xilinx Virtex-4 FPGA封裝。最值得注意的是，該封裝能夠在比LVDS等差分接口更容易受噪聲影響的高速單端接口上實現更好的噪聲性能。