半導體行業觀察：極紫外（EUV）光刻技術正蓄勢待發，但為了將這項人們期待已久的技術用于大規模生產，還仍然有一些難題有待解決。

EUV 光刻是在芯片上圖案化微小特征的下一代技術，原本預期在 2012 年左右投入生產。但這么多年過去了，EUV 不斷延后，從一個節點拖到了下一個節點。

如今，GlobalFoundries、英特爾、三星和臺積電都在競相要在 7nm 和/或 5nm 節點時將 EUV 光刻用于大規模制造（HVM）；根據供應商的不同，時間規劃在 2018 年到 2020 年之間。此外，美光、三星和 SK 海力士還希望將 EUV 用于生產十幾納米的 DRAM。

但和之前的技術一樣，要將 EUV 投入大規模制造，有一些問題還要解決。芯片制造商還必須權衡各種復雜的利弊關系。

基于行業最新的數據，這里簡單給出了當今 EUV 所處的狀態以及其中的一些權衡：

ASML 正在裝配其第一款具有生產價值的 EUV 掃描儀，其中使用了人們等待已久的 250W 光源，計劃將在今年年底前完成。但是，EUV 真正投入大規模應用的時間還不能確定。

抗蝕劑是指暴露在光中時可在表面形成圖案的材料。目前抗蝕劑還不能達到 EUV 的目標規格。雖然這個規格可以降低，但吞吐量會受到打擊。而且有時候與抗蝕劑的相互作用會導致工藝發生變化甚至圖案化失敗。

EUV 防護膜（pellicle）是掩模基礎設施的一個關鍵部分，目前還沒有為大規模制造做好準備。防護膜是指防止顆粒落在掩模上的薄膜。所以芯片制造商可能要么需要等待 EUV 防護膜，要么就得不使用防護膜就投入生產——至少在初期可以這么做。

盡管如此，即使這些問題沒有解決，芯片制造商也還是可以在 7nm 節點時應用 EUV 光刻。非要使用的話，EUV 也可以用在一兩層上的制造上。但在 5nm 及以后節點，EUV 還不滿足這些節點的更嚴格的規格，也就是說半導體行業還是必須要投入更多時間和金錢來解決這些問題。

“我們離在大規模制造中實現 EUV 的目標越來越近，”Stifel Nicolaus 的分析師Patrick Ho 說，“還有一些事情需要解決，而且客戶使用 EUV 處理的層的數量也各不相同。英特爾更保守。三星則更大膽，因為他們也想將其用于 DRAM 和代工/邏輯業務。我相信臺積電的 5nm 節點將實現完全的大規模制造，時間上可能是在 2020-2021 年。”

很顯然，代工客戶需要在 EUV 發展曲線上保持領先。為了幫助半導體行業了解情況，Semiconductor Engineering 在本文中對這項技術進行了解讀，并分析了EUV 的三大主要部件上的利弊權衡——掃描儀/源、抗蝕劑和掩模基礎設施。

為什么要用 EUV？

目前，芯片制造商使用 193nm 波長的光刻技術在晶圓上描繪精細的圖案。但實際上，193nm 浸沒式光刻在 80nm 間距（40nm 半間距）達到了極限。

因此，從 22nm/20nm 開始，芯片制造商開始在使用 193nm 浸沒式光刻的同時配合使用各種多重圖案化（multiple patterning）技術。多重圖案化是一種在晶圓廠中使用多個光刻、蝕刻和沉積步驟的工藝，其目標是為了將間距減小到 40nm 以下。

圖 1：自對準襯墊料可以避免掩模不對準的問題，來自 Lam Research

圖 2：雙重圖案化可以增加密度，來自Lam Research

多重圖案化是有效的，但步驟更多，因此會增加流程的成本和周期時間（cycle time）。周期時間是指晶圓廠加工一塊晶圓從開始到結束的總時間。

為了解決這些問題，芯片制造商需要 EUV。但因為 EUV 在 7nm 節點時還無法進入初始應用階段，所以芯片制造商首先將使用浸沒式/多重圖案化。人們希望在 7nm 后期能夠用上 EUV。而 5nm 節點就必須使用 EUV 了。

“從光學上看 7nm 節點就可以實用了，但可能在成本方面并不理想。”D2S 首席執行官Aki Fujimura 說，“行業希望隨著 7nm 產量的攀升，能夠在同樣的設計規則上使用 EUV。而從實際的角度來看，如果沒有 EUV，5nm 將無法實現。”

EUV 最初是針對 7nm 節點的觸點和通孔設計的。據GlobalFoundries 稱，為了加工觸點/通孔，7nm 節點的每個光刻層都需要 2 到 4 個掩模。

而如果使用 EUV，那么每層就只需要 1 個掩模來加工觸點/通孔即可，而且 7nm 和 5nm 節點都是這樣。據 ASML 稱，理論上 EUV 能簡化流程，并且可將晶圓上的周期時間減少大約 30 天。

GlobalFoundries 首席技術官 GaryPatton 說：“這是一個非常好的權衡，因為你把觸點的四重圖案化或三重圖案化換成了一個掩模。這也不會影響到任何設計規則，所以客戶能夠在周期時間上取得優勢，從而得到更好的產量。當 EUV 技術成型之后，我們將會將其過渡到我們做 metal level 和 shrink 的地方。”

所以 EUV 在 7nm 節點是可行的，有人甚至認為使用單重圖案化就可以。但在 5nm 節點，規格要求更嚴格，特征尺寸變得更小。為此芯片制造商需要使用多重圖案化的 EUV，這將是最復雜最昂貴的工藝。

早期采用 EUV 的公司希望在 2019 年到 2020 年左右將 EUV 用于 7nm 節點。“這差不多就是工作的中心。我們正努力更加進取。”GlobalFoundries 高級研究員和高級技術研究總監 Harry Levinson 表示，“四大主要芯片公司的 HVM 都規劃在未來一兩年。現在真正的問題是誰會成為第一，誰又將是第二。”

光源問題

但在此之前，芯片制造商必須首先將 EUV 投入大規模制造（HVM）。事實已經證明，這比之前預想的還更加困難，因為 EUV 光刻復雜得讓人難以置信。

圖 3：EUV 的復雜性，來自ASML

在 EUV 中，光源會將等離子體轉換成波長 13.5nm 的光。然后，這些光會在一種包含 10 個多層鏡面的復雜配置方案中反射。

然后這些光會經過一個可編程的illuminator 并抵達掩模。在這里，光還會在另外 6 個多層鏡面上反射并以 6% 的角度抵達晶圓。

圖 4：準確反射的光，來自ASML/Carl Zeiss SMT Gmbh

光源是個大難題。它需要足夠大的功率來生成 EUV 光，從而讓 EUV 掃描儀足夠快地運行并在經濟上可行。

要將 EUV 投入大規模制造，芯片制造商需要能產生 250W 光源功率的 EUV 掃描儀。這能帶來 125 wph（每小時晶圓數量）的吞吐量。

實現這些目標所需的時間超過預想。不久之前，光源還只有 10W 功率。現在，ASML 的光源功率已經從 80W 提升到了 125 W，讓 EUV 的吞吐量從 60 wph 提升到了 85 wph。

現在 ASML 已經準備開始生產自己的第一款 EUV 掃描儀了，即NXE:3400B。該工具的數值孔徑為 0.33，分辨率為 13nm。 ASML 高級產品經理 Roderik van Es 說：“看看這個系統的成像性能，我們已經實現了 13nm LS 和 16nm IS。”（LS 表示線和空間，IS 表示隔離線。）

該工具一開始時將裝載一個 140W 的光源，可實現 100 wph 的吞吐量。ASML 最近已經演示了一款 250W 光源。據 Es 說，這個 250W 光源的工業版本將在年底前發布。

但就算有了 250W 光源，光刻師還是會擔憂這個系統能持續工作多長時間。今天的 193nm 掃描儀可以以 250 wph 或更快的速度不停止地運行。相比而言，目前預生產的 EUV 機器的上線工作時間只能占到 70% 到 80%。

“可用性，即工具下線維護前的時間長度，仍然讓人有些擔憂，尤其是對英特爾而言。”Stifel Nicolaus 的Ho 說，“像英特爾這樣的公司無法接受 70% 甚至 80% 的可用性，它們需要百分之九十幾的可用性指標。”

但是，NXE:3400B 在這一領域的表現如何還有待觀察。如果上線運轉的時間仍然還有問題，光刻師可能會因為冗余的時間而考慮購買其它工具。

當然，這是芯片制造商希望避免的昂貴選擇。分析師表示，每臺 EUV 掃描儀的售價大約為 1.25 億美元，相比而言，現在的 193nm 浸沒式掃描儀的售價為每臺 7000 萬美元。

抗蝕劑問題

多年以來，EUV 的頭號難題都是光源問題。但現在，頭號難題的位置正從光源轉向涉及抗蝕劑的工藝。

EUV 抗蝕劑分為兩大類：化學增強型抗蝕劑（CAR）和金屬氧化物抗蝕劑。CAR已經在行業內應用了很多年，是一種基于擴散的工藝。較新的金屬氧化物抗蝕劑則基于氧化錫化合物。

抗蝕劑的選擇涉及到三個指標的權衡，這被稱為 RLS 三角——分辨率（R）、線邊緣粗糙度（LER）和靈敏度（S）。

為了達到所需的分辨率，芯片制造商需要靈敏度或劑量為20mJ/cm2的 EUV 抗蝕劑。這些抗蝕劑已經有了，但是要將其投入大規模制造，難度卻比之前預想的更大。

GlobalFoundries 的 Levinson 說：“在 32nm 及以下節點，什么都沒用——不管是 CAR 還是金屬氧化物，不管劑量如何，至少在合理范圍（<100mJ/cm2）內是這樣。”

但業界已經開發出了30mJ/cm2和 40mJ/cm2的 EUV 抗蝕劑。基于 RLS 三角原則，抗蝕劑劑量越高，分辨率就越高。但它們的速度更慢，會影響 EUV 的吞吐量。

據 ASML 的數據，在不使用防護膜，使用30mJ/cm2劑量時，帶有 250W 光源的 EUV 掃描儀的吞吐量大約為104-105 wph，低于 125 wph 的目標。

“已有的 EUV 抗蝕劑可以支持 7nm HVM，但特征尺寸更小時就難以為繼了。”Levinson 說，“因為在研發低劑量抗蝕劑上耗費了太多時間，下一個節點可能存在風險。”

這是根據花在開發20mJ/cm2抗蝕劑上的時間和資本而得到的結論。半導體行業正在開發這種抗蝕劑，目標是用于 5nm 節點。

抗蝕劑難題道阻且長。Lam Research 技術總監 Richard Wise 在最近一場活動中說：“劑量不一定需要達到我們想要的目標。由于 EUV 的隨機性效應，在降低劑量上還面臨著很多基礎的物理難題。”

隨機性就是指隨機的變化。“光是由光子構成的。曝光少量抗蝕劑的光子的數量的平均值對應于所需的曝光劑量。”Fractilia 首席技術官 Chris Mack 解釋說，“但這個平均值會隨機改變。如果曝光一定量抗蝕劑的光子數量過高，那么相對的隨機變化就會很小。但當曝光少量抗蝕劑的光子數量變小時，相對的隨機變化就會變大。”

這個效應被稱為光子散粒噪聲。散粒噪聲是指在光刻工藝中光子數量的變化。

所有類型的光刻技術都有隨機性之苦，EUV 尤甚。Mack 說：“首先，EUV 光子攜帶的能量比 193nm 光子多 14 倍。所以對于同樣的曝光劑量，光子數少 14 倍。其次，我們正在努力通過使用低曝光劑量讓我們的 EUV 掃描儀的吞吐量更高。這也意味著光子更少。光子越少，光子的隨機不確定性即散粒噪聲就越大。”

光子數量的變化會帶來問題。TEL 資深技術員Ben Rathsack 說：“我們有更高能量的光子，但數量不夠。所以我們在圖案中有線寬粗糙度和線邊緣粗糙度。”（LER 的定義是特征邊緣與理想形狀的偏差。）

如果光子數量不夠，變化還可能導致其它問題。Imec 先進圖案化部門主管Gregory McIntyre 說：“在成像方面，我們所說的第一難題是納米橋接、線斷開和融合或缺失孔等地方的極端粗糙度事件或隨機故障。”

所以在 EUV 曝光工藝中，掃描儀可能有時候無法處理某個線、空或觸點。或者該過程可能會導致線斷開或觸點融合。

防護膜問題

除了抗蝕劑之外還有其它問題，即所謂的 EUV 光掩模基礎設施。光掩模是給定 IC 設計的主模板。在開發出一個掩模之后，就要將其送到晶圓廠。該掩模會被放置在光刻工具中。這個工具讓光穿過這個掩模，從而在晶圓上投射出圖案。

半導體行業多年來一直都在制造 EUV 掩模，但這項工藝仍然很有難度。KLA-Tencor 標線板產品部總經理 Weston Sousa 說：“掩模行業正在加大力度開發 EUV 標線板。在圖案缺陷和修復上難題還有很多，從坯料質量到特征尺寸均勻性。”

成本和產量也存在問題。GlobalFoundries 的 Patton 說：“我擔心的是掩模。掩模本身有缺陷，在生產制造時也會給掩模帶來缺陷。”

eBeam Initiative 最近一項調查的數據表明掩模的整體產率處在健康的 94.8%，但 EUV 掩模產率僅有 64.3% 左右。

隨著節點的演進，掩模缺陷也越來越小，更難以找到。英特爾的專供光掩模部門Intel Mask Operation 的掩模技術總監 JeffFarnsworth 說：“在周期早期，缺陷標準更加寬松。隨著向 HVM 層面推進，標準會越來越嚴格。HVM 層面的標準肯定不寬松。”

此外，據三星一位研究者 Heebom Kim 稱，EUV 掩模比復雜光學掩模還貴八倍之多。但據ASML 稱，隨著 EUV 投入大規模制造，EUV 掩模的成本可能會下降至比光學掩模貴不足三倍的水平。

光學掩模和 EUV 掩模是不同的。在光學掩模中，掩模坯料由玻璃基板上的不透明鉻層組成。

相比而言，EUV 掩模坯料則由基板上 40 到 50 層交替的硅和鉬層組成。在光學掩模和 EUV 掩模中，掩模坯料都會進行圖案化，從而形成光掩模。”

掩模生產商希望實現兩個目標。一是生產無缺陷的 EUV 掩模，二是防止缺陷出現在掩模上。因為來自掃描儀或其它工藝的顆粒物可能會無意中落在掩模上。

如果 EUV 掃描儀在曝光階段給掩模引入了缺陷，那么它們可能就會出現在晶圓上，進而影響芯片產量。

總體而言，掩模生產商正在生產無缺陷掩模上大步邁進。而防止顆粒物落在掩模上是一個不同的問題，這涉及到掩模基礎設施中的一個關鍵部件：防護膜（pellicle）。防護膜可用作掩模的防塵罩。

圖 5：開發出的原型防護膜，來自ASML

不久之前，半導體行業還堅持認為 EUV 掃描儀可以不使用防護膜，只需要在潔凈的環境中就可以加工晶圓。之后芯片制造商改變了自己的看法，表示無法保證 EUV 掃描儀或其它工具能在流程中保持百分之分的潔凈。芯片制造商說如果沒有防護膜，EUV 就很容易受到顆粒物污染，進而產生缺陷。

所以業界開始開發 EUV 防護膜。光學掩模的防護膜基于薄聚合物材料。而 EUV 防護膜的唯一供應商 ASML 則開發了一種基于多晶硅的 EUV 防護膜，其厚度僅有 50nm。

在實際工作過程中，當 EUV 光擊中防護膜時，膜的溫度會上升到 600 到 1000 攝氏度之間。

問題是這種防護膜很脆。在這樣的溫度下，有人擔心這種 EUV 防護膜會在加工過程中退化，導致 EUV 掩模和掃描儀損壞。

到目前為止，ASML 的 EUV 防護膜已經過了 140W EUV 光源測試。但這種防護膜在 250W 功率下的反應還未可知。

“從機械強度和應用性上看，EUV 防護膜還面臨著一些挑戰。”Applied Materials 掩模和 TSV 蝕刻部門首席技術員兼 CTO Banqiu Wu 說，“防護膜會吸收一些 EUV 能量。這些能量將會導致防護膜溫度升高。防護膜也處在真空環境中，這意味著自然對流冷卻速度非常低。又因為防護膜很薄，天然的熱轉移也非常困難。”

總而言之，在 HVM 中使用基于多晶硅的防護膜還存在一些不確定性，甚至有人對此仍有懷疑。所以目前半導體行業正在進行調整并在考慮兩個選擇：等待一種支持 HVM 的防護膜或不使用防護膜就開始生產。

比如英特爾就已經聲明不會在沒有防護膜時投入 EUV 生產。英特爾的 Farnsworth 說：“我們正在積極進取。”

但是也有公司押注其它選擇。很多公司正在考慮在沒有防護膜時就開始 EUV 生產，至少可以在初期這么做。

理論上，使用 EUV 的芯片制造商可以在沒有防護膜時加工觸點和通孔。GlobalFoundries 的 Patton 說：“這些事情不需要防護膜，因為關鍵區域更小了，所以顆粒物帶來問題的風險也更少了。”

但是，這也可能會產生一些不好的后果。即使 EUV 掃描儀是潔凈的，我們不想要的顆粒物也會落在掩模上。

所以如果芯片制造商在沒有防護膜時就投入生產，它們就必須在流程中實施更多掩模檢查和清潔步驟。GlobalFoundries 的Levinson 說：“我們將不得不做一些關于晶圓印制和晶圓檢查的事。但這些事很讓人痛苦，所以我們需要一種優良的防護膜方案。”

在研發方面，半導體行業正在研發下一代防護膜和掩模基礎設施的其它部分。可以肯定的是，EUV 抗蝕劑的開發方面也有緊迫感。當然，光源方面也是如此。

這些問題會一同得到解決嗎？在 EUV 光刻正在進行的這個傳奇故事里，時間會告訴我們答案。