寄存器是設(shè)備中用于存儲(chǔ)數(shù)據(jù)的常見(jiàn)電子元件。這些是最小的數(shù)據(jù)保存元素，用于存儲(chǔ) CPU 正在處理的操作數(shù)或指令。有不同類(lèi)型的寄存器，即指令寄存器、程序寄存器、ALU 寄存器、通用寄存器等。它們?cè)诳梢源鎯?chǔ)的位數(shù)上有所不同，具體取決于系統(tǒng)的配置。在本教程中，我們將學(xué)習(xí)如何在 VHDL 中實(shí)現(xiàn)一個(gè)簡(jiǎn)單的寄存器。

　　寄存器：寄存器是順序存儲(chǔ)器存儲(chǔ)設(shè)備。在這里，術(shù)語(yǔ)順序是指“它是一個(gè)時(shí)鐘電路”，這意味著它是由時(shí)鐘控制的。這些寄存器的大小因系統(tǒng)而異（有些可能是 8 位，有些可能是 4 位）。除此之外，寄存器還有一個(gè)數(shù)據(jù)輸入和數(shù)據(jù)輸出端口。還可以使用用于擦除寄存器內(nèi)容的復(fù)位引腳和用于將數(shù)據(jù)寫(xiě)入寄存器的寫(xiě)信號(hào)。因此，典型的寄存器將具有時(shí)鐘、寫(xiě)入、復(fù)位、數(shù)據(jù)輸入和數(shù)據(jù)輸出端口。下面給出了 8 位寄存器的示意圖。

　　由于它是一個(gè)時(shí)鐘電路，因此只有在時(shí)鐘有效（clock=”1”）且寫(xiě)入信號(hào)有效（write=”1”）時(shí)才會(huì)加載數(shù)據(jù)。當(dāng)復(fù)位信號(hào)為高電平時(shí)（reset=”1”），存儲(chǔ)的數(shù)據(jù)將被擦除，分配到“00000000”。

　　下面給出了發(fā)生的有關(guān)時(shí)鐘、寫(xiě)入和復(fù)位的事件。

　　現(xiàn)在我們了解了寄存器的基礎(chǔ)知識(shí)，我們將了解如何在 VHDL 中實(shí)現(xiàn)它們。

　　如何在 VHDL 中實(shí)現(xiàn)寄存器？

首先，我將給出寄存器的完整代碼，我們將把它們分解成更小的片段以便更好地理解。

寄存器的 VHDL 代碼

?

圖書(shū)館 IEEE；
使用 IEEE.std_logic_1164.all；
實(shí)體 reg_a 是
端口 ( signalrega_input :in std_logic_vector(7 downto 0) ;
信號(hào)令：在 std_logic 中；
信號(hào)復(fù)位：在 std_logic 中；
信號(hào) clk：在 std_logic 中；
信號(hào) rega_output: out std_logic_vector(7 downto 0)
 );
結(jié)束 reg_a;
reg_a 的架構(gòu) sim 是
 開(kāi)始
進(jìn)程（clk）是
   開(kāi)始
 如果上升沿（clk）那么
如果（令狀='1'）那么
雷加輸出<=雷加輸入；
elsif(reset='1') 然后
rega_output<="00000000";
萬(wàn)一;
      萬(wàn)一;
        結(jié)束進(jìn)程；
結(jié)束模擬；

?

首先，導(dǎo)入庫(kù)，使用標(biāo)簽“reg_a”聲明實(shí)體，并聲明數(shù)據(jù)輸入、數(shù)據(jù)輸出、時(shí)鐘、寫(xiě)入和復(fù)位信號(hào)。

?

圖書(shū)館 IEEE；
使用 IEEE.std_logic_1164.all；
實(shí)體 reg_a 是
端口 ( signalrega_input :in std_logic_vector(7 downto 0) ;
信號(hào)令：在 std_logic 中；
信號(hào)復(fù)位：在 std_logic 中；
信號(hào) clk：在 std_logic 中；
信號(hào) rega_output: out std_logic_vector(7 downto 0)
 );
結(jié)束 reg_a;

?

之后，我們用與實(shí)體標(biāo)簽“reg_a”關(guān)聯(lián)的標(biāo)簽“sim”聲明了架構(gòu)。?

Process(clk)：由于整個(gè)電路依賴(lài)于時(shí)鐘的功能，我們必須對(duì)時(shí)鐘進(jìn)行處理。

ifrising_edge(clk) then:??“rising_edge(clk)” 表示時(shí)鐘信號(hào)為“1”的點(diǎn)。因此，只有當(dāng)時(shí)鐘信號(hào)為“1”時(shí)，它才會(huì)傳遞到下一個(gè)“if”條件。

給出了有關(guān)寫(xiě)入和復(fù)位的“if”條件。因此，如果寫(xiě)入信號(hào)為“1”，則將加載數(shù)據(jù)。如果復(fù)位信號(hào)為“1”，則數(shù)據(jù)將被復(fù)位為“0000000”。

注意：當(dāng)reset=1時(shí)，永遠(yuǎn)記得設(shè)置write=0，只有這樣數(shù)據(jù)才會(huì)被重置。

?

reg_a 的架構(gòu) sim 是
 開(kāi)始
進(jìn)程（clk）是
   開(kāi)始
 如果上升沿（clk）那么
如果（令狀='1'）那么
雷加輸出<=雷加輸入；
elsif(reset='1') 然后
rega_output<="00000000";
萬(wàn)一;
      萬(wàn)一;
        結(jié)束進(jìn)程；
結(jié)束模擬；

?

　　只需將此代碼復(fù)制粘貼到 ModelSim 中，然后編譯和仿真即可。編譯和仿真過(guò)程請(qǐng)參考“使用ModelSim實(shí)現(xiàn)基本邏輯門(mén)”。

　　我剛剛編譯并仿真了代碼，得到如下波形。

　　只需沿著波形移動(dòng)光標(biāo)，我們可以看到只有時(shí)鐘和寫(xiě)信號(hào)都為1時(shí)數(shù)據(jù)才會(huì)被存儲(chǔ)。‘U’代表未定義。此外，由于它是一個(gè)時(shí)序電路，更新內(nèi)容會(huì)有一些最小延遲，但它會(huì)在下一個(gè)正時(shí)鐘周期內(nèi)更新。

　　代碼

　　　　圖書(shū)館 IEEE；

　　使用 IEEE.std_logic_1164.all；

　　實(shí)體 reg_a 是

　　端口（信號(hào) rega_input ：in std_logic_vector（7 downto 0） ；

　　信號(hào)寫(xiě)：在 std_logic 中；

　　信號(hào)復(fù)位：在 std_logic 中；

　　信號(hào) clk：在 std_logic 中；

　　信號(hào) rega_output：out std_logic_vector（7 downto 0）

　　）；

　　結(jié)束 reg_a;

　　reg_a 的架構(gòu) sim 是

　　begin

　　process（clk） is

　　begin

　　ifrising_edge（clk） then

　　if（writ=‘1’） then

　　rega_output《=rega_input;

　　elsif（reset=‘1’） 然后

　　rega_output《=“00000000”;

　　萬(wàn)一;

　　萬(wàn)一;

　　結(jié)束進(jìn)程；

　　結(jié)束模擬；