隨著中國(guó)半導(dǎo)體行業(yè)的發(fā)展，EDA已經(jīng)越來(lái)越成為行業(yè)發(fā)展的焦點(diǎn)。在大規(guī)模集成電路的設(shè)計(jì)中，EDA是一個(gè)必不可少的工具。整個(gè)EDA行業(yè)根據(jù)針對(duì)的設(shè)計(jì)環(huán)節(jié)不同，相應(yīng)也有不同的工具。

我們認(rèn)為，中國(guó)EDA行業(yè)雖然起步較晚，但在一些環(huán)節(jié)仍然存在抓住設(shè)計(jì)范式改變的機(jī)會(huì)進(jìn)入世界前沿的機(jī)會(huì)；而在其他環(huán)節(jié)中，則需要踏踏實(shí)實(shí)一步一步追趕，從而爭(zhēng)取在未來(lái)幾年內(nèi)慢慢縮短和世界一流水準(zhǔn)的差距，并實(shí)現(xiàn)獨(dú)立自主。

一、集成電路EDA環(huán)節(jié)簡(jiǎn)述

在一個(gè)典型的集成電路設(shè)計(jì)流程中，通常會(huì)包括以下環(huán)節(jié)：

1. 前端設(shè)計(jì)和驗(yàn)證：前端設(shè)計(jì)是指電路工程師把電路設(shè)計(jì)實(shí)體化的過(guò)程，例如對(duì)于數(shù)字電路設(shè)計(jì)來(lái)說(shuō)通常就是使用Verilog等RTL語(yǔ)言來(lái)描述設(shè)計(jì)，而對(duì)于模擬電路來(lái)說(shuō)就是電路圖設(shè)計(jì)。前端驗(yàn)證則是指通過(guò)邏輯或者電路仿真來(lái)驗(yàn)證設(shè)計(jì)是否符合預(yù)期。前端設(shè)計(jì)和驗(yàn)證往往是最花費(fèi)集成電路設(shè)計(jì)工程師時(shí)間和精力的環(huán)節(jié)，其中的EDA工具將會(huì)很大程度決定整個(gè)前端設(shè)計(jì)驗(yàn)證的效率。目前在前端驗(yàn)證環(huán)節(jié)常用的工具包括Synospys的VCS，Verdi，Cadence的Jasper，Virtuoso等。

2. 綜合和后端驗(yàn)證：在前端設(shè)計(jì)完成之后，需要把設(shè)計(jì)進(jìn)一步轉(zhuǎn)化（綜合）成版圖（GDS）。對(duì)于數(shù)字電路來(lái)說(shuō)，需要把使用RTL語(yǔ)言描述的邏輯設(shè)計(jì)綜合成為相應(yīng)的標(biāo)準(zhǔn)單元庫(kù)網(wǎng)表，并進(jìn)一步把該網(wǎng)表去做布局布線形成GDS。這兩步非常關(guān)鍵，也往往是數(shù)字集成電路EDA的核心競(jìng)爭(zhēng)力。

而對(duì)于模擬電路來(lái)說(shuō)，由于設(shè)計(jì)規(guī)模較小而且自由度較高，通常是由工程師手動(dòng)完成電路圖轉(zhuǎn)化到版圖的過(guò)程。在得到版圖之后，后端驗(yàn)證則是無(wú)論數(shù)字還是模擬設(shè)計(jì)都需要的，包括DRC，LVS，形式驗(yàn)證，可靠性驗(yàn)證等。在綜合和后端驗(yàn)證領(lǐng)域，目前主流的工具包括Synopsys的Design Compiler，IC Compiler，Cadence的Innovus，Mentor Graphics的Calibre等。

以上是目前集成電路EDA環(huán)節(jié)和主流工具的現(xiàn)狀。同時(shí)，隨著半導(dǎo)體行業(yè)的不斷革新，我們看到了一些EDA流程上改變的可能，而這也有可能成為中國(guó)EDA行業(yè)的機(jī)會(huì)。

二、前端設(shè)計(jì)革新：中國(guó)EDA的機(jī)會(huì)

回顧過(guò)去五年的全球集成電路的發(fā)展并展望未來(lái)，我們總結(jié)出了幾條顯著的發(fā)展動(dòng)向：

1. 設(shè)計(jì)異構(gòu)化：隨著人工智能等對(duì)于計(jì)算效率和能效比有高要求的應(yīng)用成為半導(dǎo)體行業(yè)的主流推動(dòng)引擎，異構(gòu)化的設(shè)計(jì)也在成為主流。與往常的“設(shè)計(jì)一個(gè)高性能通用平臺(tái)并使用在各種應(yīng)用中”不同，由于不同的應(yīng)用無(wú)論對(duì)于算力、能效比、算法等都有顯著的不同，因此難以使用同一平臺(tái)去適應(yīng)，而必須針對(duì)不同的應(yīng)用去設(shè)計(jì)相應(yīng)的電路。

2. 芯片與算法系統(tǒng)融合：在人工智能等應(yīng)用中，通常是將電路與上層系統(tǒng)（包括算法）做協(xié)同設(shè)計(jì)和優(yōu)化。

3. 敏捷化設(shè)計(jì)：在過(guò)去幾年中，集成電路的公司不再是集中在幾家老面孔，而是由越來(lái)越多的公司跨界進(jìn)入芯片領(lǐng)域，其中包括很多互聯(lián)網(wǎng)公司，如谷歌、亞馬遜、阿里巴巴、百度等。這些跨界的公司往往會(huì)希望建立一個(gè)較小的芯片部門，但同時(shí)又希望能在較短的時(shí)間內(nèi)完成設(shè)計(jì)。

以上幾點(diǎn)相融合，其對(duì)于EDA的要求也就呼之欲出：即需要EDA能針對(duì)不同的應(yīng)用實(shí)現(xiàn)算法和芯片設(shè)計(jì)之間的打通，并且能加速設(shè)計(jì)速度。

然而，傳統(tǒng)基于（System）Verilog等RTL語(yǔ)言的前端設(shè)計(jì)并不能滿足這些需求。其主要的問(wèn)題在于RTL語(yǔ)言誕生之初著眼于邏輯電路設(shè)計(jì)，并沒有考慮到系統(tǒng)算法級(jí)設(shè)計(jì)，因此難以與算法打通；而在另一方面，RTL語(yǔ)言的密度也較低，描述一個(gè)簡(jiǎn)單的設(shè)計(jì)也往往要用幾百行代碼（與之相對(duì)應(yīng)的是，一個(gè)具有數(shù)億參數(shù)量的復(fù)雜神經(jīng)網(wǎng)絡(luò)模型在Python中常常也僅僅需要一百行左右的代碼來(lái)描述），這也增加了前端設(shè)計(jì)的時(shí)間。

目前，已經(jīng)有不少相關(guān)的項(xiàng)目旨在解決這些問(wèn)題，其中不少還得到了業(yè)界的使用——有趣的是，這些項(xiàng)目背后的團(tuán)隊(duì)往往并不是來(lái)自于傳統(tǒng)EDA公司，而大部分是來(lái)自于大學(xué)等科研機(jī)構(gòu)和開源社區(qū)。例如，以Chisel， Magma為代表的新一代HDL語(yǔ)言依托Scala，Python等高級(jí)語(yǔ)言，從而能大大降低描述邏輯電路所需要的代碼量；另外，這些高級(jí)語(yǔ)言的靈活性較強(qiáng)，因此在修改設(shè)計(jì)需要修改時(shí)，往往在原本的設(shè)計(jì)上只需要做較小的改動(dòng)即可，這也大大降低了設(shè)計(jì)迭代周期。目前，Chisel已經(jīng)得到了谷歌等公司芯片部門大規(guī)模使用并幫助谷歌在較短的周期內(nèi)完成設(shè)計(jì)交付，可以說(shuō)已經(jīng)獲得了業(yè)界的驗(yàn)證。

Chisel，Magma等HDL語(yǔ)言著眼于通用性，往往能覆蓋所有幾乎Verilog的使用場(chǎng)景，其主要訴求是增加代碼密度以降低設(shè)計(jì)周期。除此之外，另外一個(gè)值得關(guān)注的是著眼于打通算法系統(tǒng)設(shè)計(jì)和電路的專用化語(yǔ)言（Domain-specific language，DSL）。這些DSL往往著重于覆蓋某些特定的設(shè)計(jì)類型，并不追求通用性；而在其覆蓋的類型中，DSL可以實(shí)現(xiàn)高效的設(shè)計(jì)描述，這樣一方面可以大大降低代碼量，另一方面則可以實(shí)現(xiàn)算法和電路的打通，因?yàn)樗惴枋隹梢酝ㄟ^(guò)DSL高效地映射到電路中，并且通過(guò)調(diào)整不同的設(shè)計(jì)參數(shù)去優(yōu)化設(shè)計(jì)。這方面的例子如源于斯坦福大學(xué)的Spatial Language，該語(yǔ)言主要針對(duì)AI芯片等場(chǎng)景中常見的空間計(jì)算陣列，能大大加快設(shè)計(jì)速度。

我們認(rèn)為，前端設(shè)計(jì)領(lǐng)域的EDA工具正在產(chǎn)生深刻的變化，至少在一些新興領(lǐng)域（如AI芯片設(shè)計(jì)）中所需要的EDA工具和流程與現(xiàn)有的方案有很大的不同。在這個(gè)領(lǐng)域，中國(guó)和外國(guó)的同行事實(shí)上處于同一起跑線，因此中國(guó)的EDA行業(yè)有可能通過(guò)抓住這個(gè)機(jī)會(huì)來(lái)實(shí)現(xiàn)技術(shù)山的趕超。

在這方面，希望中國(guó)半導(dǎo)體行業(yè)，尤其是EDA行業(yè)，能保持開放心態(tài)，積極支持各類相關(guān)的學(xué)術(shù)研究和開源項(xiàng)目，因?yàn)樵谶@個(gè)領(lǐng)域很多項(xiàng)目從大學(xué)研究/開源項(xiàng)目到被大公司真正采用往往并不遠(yuǎn)（例如Chisel被谷歌和RISC-V業(yè)界廣泛使用），同時(shí)在一些項(xiàng)目得到行業(yè)認(rèn)可后，中國(guó)的EDA公司應(yīng)該積極考慮如何更好地支持這些新語(yǔ)言（例如，如何在仿真驗(yàn)證debug環(huán)節(jié)更好地支持以這些新語(yǔ)言描述的設(shè)計(jì)）。

另一方面，中國(guó)的半導(dǎo)體生態(tài)中從事AI芯片等相關(guān)適合使用DSL語(yǔ)言的芯片初創(chuàng)公司很多，這些新的初創(chuàng)公司生態(tài)也將很好地支持相關(guān)的下一代前端EDA工具在中國(guó)落地。

三、綜合和后端：踏踏實(shí)實(shí)力爭(zhēng)上游

與前端EDA存在抓住設(shè)計(jì)變革而實(shí)現(xiàn)趕超不同，在綜合和后端領(lǐng)域，目前還看不到有取巧的辦法來(lái)實(shí)現(xiàn)世界先進(jìn)水平。事實(shí)上，在綜合和后端領(lǐng)域，大多數(shù)算法都是已知的，但是如何做到最優(yōu)確實(shí)難度最大的地方。目前領(lǐng)先的公司（如Synopsys，Cadence等）都是在經(jīng)過(guò)了數(shù)十年積累，其技術(shù)是在大量的項(xiàng)目中積累大量的工業(yè)實(shí)踐經(jīng)驗(yàn)堆起來(lái)的（而不是靠某個(gè)黑科技一蹴而就）。

對(duì)于中國(guó)EDA公司來(lái)說(shuō)，想要實(shí)現(xiàn)趕超也需要踏踏實(shí)實(shí)的技術(shù)積累。中國(guó)的EDA行業(yè)在后端的現(xiàn)狀是深度和廣度都不夠：深度是指在一些核心應(yīng)用（例如邏輯綜合，布局布線）中的結(jié)果相比主流工具在PPA等指標(biāo)中是否接近，是否能兼容最新工藝中器件新特性對(duì)于工具的新要求等；而廣度則是指是否能覆蓋后端和驗(yàn)證中的各個(gè)環(huán)節(jié)，包括邏輯/版圖綜合、形式化驗(yàn)證、時(shí)序驗(yàn)證、物理驗(yàn)證、寄生參數(shù)提取等等。

實(shí)現(xiàn)技術(shù)積累的路徑通常是通過(guò)大量實(shí)踐。中國(guó)的半導(dǎo)體行業(yè)對(duì)于EDA的需求非常旺盛，但是對(duì)于中國(guó)EDA公司來(lái)說(shuō)，最難的是如何實(shí)現(xiàn)冷啟動(dòng)，即如何讓客戶開始使用自己的工具（包括芯片設(shè)計(jì)公司開始使用國(guó)產(chǎn)EDA工具做設(shè)計(jì)，同時(shí)代工廠為這些國(guó)產(chǎn)EDA工具提供支持），從而開始積累案例經(jīng)驗(yàn)。在這一點(diǎn)上，政府有機(jī)會(huì)能通過(guò)適當(dāng)引導(dǎo)來(lái)解決這一問(wèn)題：除了以資本方式支持之外，還可以構(gòu)建中國(guó)代工廠—EDA—芯片設(shè)計(jì)公司的聯(lián)盟，以及鼓勵(lì)優(yōu)先使用和支持中國(guó)EDA工具，以此來(lái)改進(jìn)中國(guó)EDA公司積累技術(shù)的速度，從而能完成自主化。

我們認(rèn)為，如果國(guó)內(nèi)各界對(duì)于EDA行業(yè)的支持不減的前提下，中國(guó)的后端EDA領(lǐng)域有望在未來(lái)五年內(nèi)實(shí)現(xiàn)較為快速的技術(shù)積累。在深度和廣度的取舍上，一個(gè)可取的策略是首先實(shí)現(xiàn)在一些成熟工藝上的廣度覆蓋，這樣至少可以保證大量無(wú)需使用最先進(jìn)公司的產(chǎn)品可以實(shí)現(xiàn)自主化；與此同時(shí)，在深度方向在某些細(xì)分領(lǐng)域（例如thermal sign-off）中做到接近世界領(lǐng)先水平。

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