基于Verilog的順序狀態邏輯FSM的設計與仿真

　硬件描述語言Verilog為數字系統設計人員提供了一種在廣泛抽象層次上描述數字系統的方式，同時，為計算機輔助設計工具在工程設計中的應用提供了方法。該語言支持早期的行為結構設計的概念，以及其后層次化結構設計的實現。這在設計過程中，進行邏輯結構部分設計時可以將行為結構和層次化結構混合起來；為確認正確性還可以將描述進行模擬，并提供一些用于自動設計的綜合工具。因而Verilog語言為設計者進行大型復雜數字系統的設計提供了途徑。超大規模集成電路設計的典型流程如圖1所示。

　　本文將以順序狀態邏輯有限狀態機的設計為例介紹用Verilog語言設計數字電路的一般過程。

　　1 設計規范與設計構思

　　電子設計工程師在設計過程中不可避免地會遇到設計可執行特殊操作序列電路的工作，如用來控制其他電路進行操作的控制器，而有限狀態機(Finite Status Machine，FSM)是設計這種能執行特殊操作序列電路的一種非常有效的模型。FSM的結構通常由當前狀態寄存器、下一狀態邏輯和輸出邏輯三部分構成。FSM也有很多種模型，本文僅以順序狀態邏輯FSM的設計為例來說明用Verilog進行集成電路設計的一般設計過程。為簡單起見，本設計只設計了包含有8個狀態的順序狀態邏輯FSM。8個狀態分別為One、Two、ThreeA、ThreeB、ThTeeC、Dummy、Four、Five。開始狀態為One，各狀態之間的轉換關系如圖2所示。

　　該順序狀態邏輯FSM的功能及要求如下。

　　(1)同步復位信號Reset至少要維持4個時鐘周期的高電平信號，以保證狀態機進入狀態One。

　　(2)當狀態機在5個狀態中循環時，A、B、C 3個輸入按優先級使狀態機從狀態Two進入相應的狀態ThreeA、ThreeB、ThreeC、Dummy。

　　(3)復位后，如果A持續為高電平，則輸出信號Y1的周期為時鐘周期的5倍，且高電平維持的時間為1個時鐘周期。

　　(4)如果A、B維持為低電平，而C維持為高電平，則輸出信號Y3的周期為時鐘周期的5倍，且高電平維持的時間為1個時鐘周期。

　　(5)如果A維持低電子，而B維持高電平，則輸出信號Y2與Y1和Y3不同，只維持1個時鐘周期的高電平。因為當狀態機進入狀態ThreeB時，信號BeenInState3B被設置為1，而該信號就會禁止狀態機再次進入狀態ThreeB，直到另一個復位信號出現為止。

　　以上是一個時序電路的設計，如何保證正確的時序是設計的關鍵。根據設計要求，該狀態機至少應該有8個端口：5個輸入端口(A、B、C、Reset、Clock)，3個輸出端口(Y1、Y2、Y3)。其中輸入端A、B、C和Reset信號均由時鐘邊緣進行觸發，Reset具有最高的優先權，而輸入信號A、B、C的優先權則依次遞減。

　　該順序狀態邏輯有限狀態機的端口示意圖和設計構思圖分別如圖3和圖4所示。

　　2 用Verilog語言編寫源代碼

3 源代碼功能仿真

　　通常EDA(Electronic Design Automation)工具都為設計人員提供了測試平臺，以驗證數字電子系統設計在功能和時序二方面的正確性。不同的EDA工具提供的平臺會有差別，但是它們都可以實現對被測試對象加載測試信號，并且能夠通過波形輸出或文件記錄輸出等方式來方便地進行觀察及比較仿真結果。而測試用的激勵代碼通常是由設計人員自己編寫。為了便于清楚地觀察、比較仿真結果，本設計對一個340ns時間段進行了模擬，且測試代碼考慮了各種可能出現的激勵情況，具體的測試代碼如下：

　　4 邏輯綜合

　　邏輯綜合的目標是將寄存器時間邏輯(RTL)的HDL(HardwareDescriptionLanguage)代碼映射到具體的工藝上加以實現，因而從這一步開始，設計過程與實現工藝相關聯。實現自動綜合的前提是要有邏輯綜合庫的支持。綜合庫內部包含了相應的工藝參數，最典型的有：門級延時、單元面積、扇入扇出系數等。設計一個電子系統，總有相應的設計目標，如時鐘頻率、芯片面積、端口驅動能力等。自動綜合工具將這些設計指標作為綜合過程的約束條件，在給定的包含工藝參數的綜合庫中選取最佳單元，實現綜合過程。 與模擬工具一樣，目前有許多優秀的綜合工具借助現有的綜合庫能將Verilog語言源代碼進行綜合，轉化成門級電路圖，并且可以根據設計者施加的約束條件對電路進行優化，生成相應的門級網表。Synopsys公司的DC(DesignCompiler)就是一個比較好的邏輯綜合工具。DC邏輯綜合與優化后得到的電路圖如圖6所示。

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　　5 門級仿真

　　綜合之后所得到的電路是否仍能滿足設計要求，同樣需要通過仿真來確定，邏輯綜合之后的仿真稱為門級仿真。門級網表是使用門電路以及電路之間的連接來描述電路的方式。門級仿真與RTL仿真不同的是，門級仿真包含了門單元的延時信息，因而門級仿真需要相應工藝的仿真庫支持。把綜合后得到的網表中門級延時參數提取出來后，對被測試對象進行反標，然后再進行仿真，得到的結果如圖7所示。

　　從門級仿真所得到的波形圖輸出結果來看，本設計在功能與時序上是符合設計要求的。

　　6 后端設計

　　門級仿真通過后，接著就是進行版圖規劃；版圖規劃好以后就進行布局與布線；在版圖的布局布線都已確定后，可以從版圖中進一步提取出連線電阻、電容等參數。

　　生成版圖之后，把從版圖中提取出的參數反標到門級網表中，進行包含門延時、連線延時的門級仿真，稱作后仿真。這一步主要是進行時序模擬，如果時序不能滿足設計要求，通常需要修改版圖的布局與布線、邏輯綜合的約束條件，有時也可能回到RTL描述、行為級描述甚至設計規范或算法實現上加以調整。版圖得到驗證后就可以交付生產廠家做到硅片上。

　　7 結束語

　　由以上的設計過程可以看出，Verilog語言的最大特點是簡潔、靈活、高效，其編程風格和C語言極其相似，所以很容易學習和掌握。同時，Verilog語言還具有底層描述方面的優勢，而且其設計方法與具體工藝無關，這就使得用Verilog語言編寫的功能模塊具有很高的可重用性。隨著集成電路的深亞微米制造技術、設計技術的迅速發展，集成電路已進入片上系統(System on a Chip，SoC)設計時代。SoC設計的最大挑戰之一是IP(Intellectual Property)模塊的有效使用和重用。IP模塊的重用，除能縮短SoC芯片設計的時間外，還能降低設計和制造成本，提高可靠性。在SoC設計中，可重用的IP模塊越多，設計過程的效率就會越高。由此可見，Verilog語言在SoC設計中可以發揮更大的作用。因此，能用Verilog語言進行電路設計是每個電子設計工程師必須掌握的基本技術。