CPU接口芯片GT-48330在網(wǎng)管交換機中應用

　1引言

　　交換機是局域網(wǎng)最重要的網(wǎng)絡連通設備，局域網(wǎng)的管理大多會涉及交換機的管理。交換機分為可網(wǎng)管交換機和不可網(wǎng)管交換機，這兩種交換機的區(qū)別主要在是否能被管理。這里的管理是指通過管理端口執(zhí)行監(jiān)控交換機端口狀態(tài)、劃分VLAN、設置Trunk等操作，可以被管理的交換機就是網(wǎng)管交換機。網(wǎng)管交換機可以通過串口、Web(網(wǎng)絡瀏覽器)和網(wǎng)管軟件來管理。

　　網(wǎng)管交換機的內(nèi)部大致結構如圖1所示。

　　其工作原理：端口進來的數(shù)據(jù)包先到交換芯片，交換芯片判定是否是管理包，若不是則通過其他端口轉(zhuǎn)發(fā)出去;若是，則傳送給接口芯片，由接口芯片傳給CPU進行處理。同時，一些由CPU產(chǎn)生的管理包要通過接口芯片傳給交換芯片，用來控制交換芯片，或者通過端口發(fā)送出去。總地來說，接口芯片主要起到了 CPU和交換機芯片間的橋梁作用。

　　接口芯片和CPU之間通常是通過PCI總線或一般的數(shù)據(jù)/地址總線相連的，和交換芯片間的接口形式主要看交換芯片的接口，不同廠家的交換芯片具有不同的接口。本文主要討論如何使用低功耗的接口芯片GT-48330來實現(xiàn)對具有G.Link接口的交換芯片的控制和管理。

　　2芯片介紹

　　GT-48330是美國Marvell公司的低功耗G.Link 和CPU的接口芯片。他在8/16 b CPU總線和Marvell公司的具有G.Link接口的交換芯片的G.Link總線之間提供了一個硬件接口。他支持多種嵌入式CPU和微處理器，如 80C186，8051，Motorola Coldfire，Inteli960等，CPU可以直接通過他實現(xiàn)對交換芯片的管理。GT-48330作為低價的G.Link到CPU的接口芯片，代替了在高端管理系統(tǒng)的PCI接口芯片。

　　他可以與多種不同的CPU和微控制器相連接，其CPU的接口數(shù)據(jù)寬度為8/16 b，具有片內(nèi)包緩沖器，能夠在片內(nèi)緩存整個完整長度的包，CPU能夠通過簡單的讀寫操作進入包緩存器。具有中斷控制器，能夠接收來自交換芯片產(chǎn)生的中斷并可以對本地的CPU或微控制器產(chǎn)生中斷。提供屏蔽和觸發(fā)寄存器。采用3.3 V的核心電壓，功耗較低。G.Link口的時鐘可達

　　2.1接口說明

　　(1)和交換芯片間的接口GT-48330提供了16根發(fā)送數(shù)據(jù)線GTXD[15∶0]，16根的接收數(shù)據(jù)線GRXD[15∶0]，用來和交換芯片進行數(shù)據(jù)傳輸;一根發(fā)送命令線GTXCMD，他只在第一個時鐘周期為高，表示傳輸線上為命令類型，其他的周期將為低電平，表示傳輸線上為數(shù)據(jù);一根接收命令線GRXCMD;一根G.Link時鐘輸入線GTXCLK;一根發(fā)送數(shù)據(jù)的參考時鐘線GTXOCLK;一根接收數(shù)據(jù)的參考時鐘線GRXCLK，需由外部的時鐘來提供。一根用于說明其G.Link口是否連接的GUNCC線。

　　(2)和CPU間的接口GT-48330的CPU接口提供了 16 b的數(shù)據(jù)線AD[15∶0]，用于與CPU的數(shù)據(jù)線相接;12 b數(shù)據(jù)線Add[11∶0]，用于與CPU的地址線相接;一根片選線CS;讀、寫信號線RD與WR各一根;一根工作模式選擇線Endian，用以設置其輸出的數(shù)據(jù)高低字節(jié)是否交換;一根地址鎖存信號線ALE;一根數(shù)據(jù)返回有效線DTACK;一根中斷線INT，用來和CPU的中斷管腳相接;一根DTACK模式選擇線DTACKMODE，用以確定何時DTACK有效;一根配置線MB，用來決定數(shù)據(jù)、地址線是否復用;一根模式選擇線ASM，用以選擇異步或同步模式;一根時鐘線CLK，為GT-48330提供CPU接口的參考時鐘;一根復位線RST,用以復位GT-48330

　　2.2工作原理

　　GT-48330作為CPU和G.Link接口的交換芯片間的橋梁，主要的工作就是將數(shù)據(jù)從交換芯片轉(zhuǎn)給CPU，這對GT-48330來講是一個接收過程;并將CPU發(fā)過來的數(shù)據(jù)轉(zhuǎn)給交換芯片，這對GT-48330來講是一個發(fā)送過程。

　　2.2.1GT-48330的接收

　　GT-48330接收的數(shù)據(jù)分為4種：由交換芯片送過來的數(shù)據(jù)包、由交換芯片送過來的新地址消息(一個數(shù)據(jù)包只要通過交換芯片，包中的源地址信息就會被交換芯片記錄并傳送)、由交換芯片送過來的中斷消息和CPU要從交換芯片中讀取的消息。

　　(1)接收數(shù)據(jù)包過程在GT-48330中存在2 kB的緩沖區(qū)(Buffer)用于接收來自交換芯片的包。由交換芯片產(chǎn)生的包發(fā)送結束消息(EOP)存在0x9E4 0x9EF中，當GT-48330接收到包，并監(jiān)測到EOP后，他將發(fā)送相應的中斷給CPU，CPU從Interrput-cause寄存器中可以獲得中斷的原因，這樣CPU就可以從Buffer中讀取包。

當Buffer滿時，如果GT-48330還沒有完成對先前包的處理，又有新的包到來，此時將會產(chǎn)生G.Link口的擁塞。GT-48330可以設置Disable PacketBlocking(DPB)bit來防止擁塞，當設為0時，GT- 48330將通過發(fā)流控消息來防止G.Link口的擁塞;當設為1時，GT-48330將通過拒絕這些包來防止擁塞，此時所有的包將被忽略。

　　(2)接收新地址消息的過程GT-48330中存在一個專用的新地址隊列(NA_Q)，共可以存儲16個條目，對應的存儲地址為 0x800～0x80F。當有新的地址到來時，GT-48330將發(fā)送一個中斷給CPU，這樣CPU就可以到0x800～0x80F中提取新的地址消息，同時將Interrput-cause0寄存器清零;如果GT-48330還有新的地址，將會把新的地址消息放入到0x800～0x80F中，并再次發(fā)出中斷。

　　對于新地址隊列溢出的情況，GT-48330可以通過忽略或發(fā)流控消息來處理。這可以通過設置GT48330的Enable_registerbit來實現(xiàn)，而CPU可以通過監(jiān)測NAQOF中斷來獲得。如果bit設置為1時，當NA_Q滿時，GT-48330將忽略到來的新地址消息;如果為0時，當NA_Q滿時則發(fā)流控信息，通知交換芯片，暫緩發(fā)送。

　　(4)CPU要從交換芯片中讀取消息的過程CPU發(fā)送消息給交換芯片，表示要獲取數(shù)據(jù)(例如一些端口狀態(tài)信息)。此時，交換芯片會發(fā)送 Block_write消息給CPU，在GT-48330中有一個專用的32B的Buffer用于存儲此消息，對應的存儲地址為：0x980～0x99F。當有block_write到來時，GT-48330將發(fā)送中斷消息給CPU，CPU通過相關的中斷位獲取中斷，然后來讀取 block_write消息。

　　2.2.2GT-48330的發(fā)送

　　對于GT-48330來說他具有2種發(fā)送方式：自動DMA方式和CPU傳輸方式。對于自動DMA的方式，不需要CPU進行干涉，GT-48330可以自動完成發(fā)送。對于CPU傳輸方式，則需要CPU對發(fā)送的過程進行干涉。

　　(1)自動DMA方式CPU首先寫傳輸數(shù)據(jù)(TD)寄存器，同時設置位，GT-48330根據(jù)TD來向交換芯片發(fā)送Buffer請求消息，在 TD消息中包含了目的交換芯片號、端口號、CPU號及包的數(shù)量等消息。CPU寫數(shù)據(jù)到GT-48330的32 b的包存儲空間8LWW Buffer中，如果GT-48330接收到交換芯片可以開始傳送包的消息(SOP)，他將把包發(fā)送給相應的交換芯片;如果收到交換芯片的拒絕消息 (Buffer_rejecet)，他將發(fā)送相應的中斷給CPU，告訴發(fā)數(shù)據(jù)被拒絕。

　　(2)CPU傳輸方式CPU先直接通過GNT- A/B Buffer來發(fā)送Buffer請求消息，CPU等待接收到SOP消息，此消息將被GT-48330存儲在OGRBuffer中，然后再傳給CPU。一旦 CPU收到SOP消息，就通過GT-48330的GNT-A/B通道來發(fā)送數(shù)據(jù)包，同時CPU還通過GNT-A/B來發(fā)送數(shù)據(jù)包傳送結束(EOP)消息給交換芯片。

　　3電路設計

　　GT-48330的G.Link口的電路設計說明：數(shù)據(jù)發(fā)送和接收線 GTXD[15∶0]/GRXD[15∶0]與交換芯片的G.Link口的接收和發(fā)送線相連;GTXCMD/GRXCMD發(fā)送和接收與交換芯片的接收和發(fā)送命令線相連;GTXOCLK發(fā)送數(shù)據(jù)的參考時鐘，通過22Ω的匹配電阻接到交換芯片的G.Link口的接收時鐘;GRXCLK接收數(shù)據(jù)的參考時鐘，由時鐘模塊來提供;GTXCLK接收數(shù)據(jù)的參考時鐘，由時鐘模塊來提供;GTXCLK作為GT-48330的G.Link口的系統(tǒng)時鐘，同樣由時鐘模塊來提供。GTXCLK和GRXCLK的時鐘頻率為83.33 MHz。電路邏輯圖如圖2所示。

　　GT-48330的CPU接口的電路設計說明：此設計使用的CPU是Motorola公司的Coldfire 5206E。由于在16 b接口時，MCF5205E的數(shù)據(jù)線數(shù)據(jù)是交換的，即D[31∶24]表示BYTE0;D[23∶16]表示BYTE1。同時在設計中將GT-48330 的Endian管腳下拉，這樣GT-48330將工作在Little Endian模式下，其數(shù)據(jù)是不進行交換的，因此在外部需要將數(shù)據(jù)線進行交換，即將GT-48330的AD[15:18]與CPU的D[23:16]相接，將GT-48330的 AD[7:0]與CPU的D[31:24]相連接;GT-48330的地址線Add[11:0]與CPU的地址線A[11∶0]直接相接;片選信號CS與 MCF5206E的CS1管腳相接;GT-48330的讀/寫信號RD和WR相連接后，再與MCF5206E的R/W信號相接。當R/W為高電平時，GT-48330的讀信號RD有效;當R/W為低電平時，GT-48330的寫信號WR有效;地址鎖存信號ALE與MCF5206E的TS信號相接，低電平有效;中斷管腳INT與MCF5206E的中斷管腳IRQ4相接，提供中斷信號，低電平有效;GT-48330的DTACK與MCF5206E的 TA相接，低電平有效，表示數(shù)據(jù)傳輸結束;RST信號直接與復位模塊的DSP1832(或MAX811)的輸出信號相連接，用于對GT-48330GT- 48330的復位，低電平有效;CLK時鐘則由時鐘模塊提供，其頻率為54MHz。復位時GT-48330將對某些管腳進行抽樣，以決定系統(tǒng)的工作狀態(tài)。在配置中拉高通過4.7 kΩ的電阻接3.3 V來實現(xiàn)，拉低通過4.7kΩ的電阻接地來實現(xiàn)。

?　　4軟件實現(xiàn)

　　軟件分引導層(BOOT)和CTRL層。MCF5206E上電復位后從BOOT開始執(zhí)行，BOOT層程序功能包括上電初始化，引導或下裝CTRL層程序及上裝整片F(xiàn)lash的內(nèi)容。軟件總體框架如圖3所示。

　　首先對硬件進行配置：包括片選、DRAM參數(shù)、初始化定時器、I/O等，然后進行DRAM/CPU ISRAM自檢，若自檢失敗則從超級終端上輸出相應的錯誤信息，然后停機。若自檢通過則檢測CTRL層程序的完整性，若CTRL層程序完整則將其拷貝到 DRAM的相應位置并將控制權交給CTRL層程序;若CTRL層程序不完整則通過超級終端輸出相應信息并允許下裝CTRL層程序或上裝整片F(xiàn)lash的內(nèi)容。

　　CTRL層程序提供一個超級終端界面，進行各項功能模塊的設置及測試。界面設置的內(nèi)容如下：初始化設置及配置的讀取，GT48330寄存器的操作，交換芯片寄存器的操作，Switch各功能模塊操作：幀收發(fā)、VLAN設置、TRUNK操作、端口配置、MIB采集等。

　　在系統(tǒng)上電后，由電源模塊為整個系統(tǒng)提供電源支持，然后復位模塊將向整個系統(tǒng)提供復位信號，時鐘模塊向系統(tǒng)提供參考時鐘。在MCF5206E和 GT48330模塊復位之后，MCF5205E將從存儲模塊Flash中讀取程序進行運行，根據(jù)程序運行的結果，MCF5205E模塊將通過GT- 48330模塊對系統(tǒng)中的所有的交換芯片進行初始化，完成對系統(tǒng)的配置。在以后的過程中MCF5206E將通過GT-48330模塊來進行對系統(tǒng)的管理及包的接收和發(fā)送。而存儲模塊中的EDODRAM則用于存放在運行過程中所需的程序及數(shù)據(jù)和包的臨時存放。

　　5對于擁塞控制的分析

　　由于GT-48330的構架對于接收的G.Link口采用共同的FIFO，然后通過OutMessagerDetecter來判別FIFO 中的數(shù)據(jù)應該送到哪個通道中，這樣就有可能產(chǎn)生擁塞。如果某個通道滿了，他將不再接受OutMessager Detecter判定要發(fā)送給他的數(shù)據(jù)或消息，這樣將使得數(shù)據(jù)聚集在FIFO中，從而使得FIFO滿而產(chǎn)生擁塞。

　　對于新地址、包接收、中斷接收3個通道，可以通過一個可選的模式來防止擁塞，也就是他們在不能接收時，將通過丟棄新到的消息來防止其聚集在FIFO中導致?lián)砣?/P>

　　如果有許多的數(shù)據(jù)同時發(fā)給包Buffer的話，會使Buffer是滿的，同時如果此時設為0(沒有丟棄包)，這時G.Link口將產(chǎn)生流控消息，造成G.Link口的堵塞。如果這時CPU對某個設備發(fā)送了LW_WRITE消息時，他將一直等待Buffer請求確認(BFR)的到來，在沒有收到此消息時，將不會進行其他的數(shù)據(jù)處理。而由于G.Link口的擁塞將導致BFR無法送出，因此包Buffer中的數(shù)據(jù)也將一直得不到CPU的處理，這樣將導致CPU的死鎖。死鎖的解決方法：

　　(1)可以將交換芯片設置成單包模式(SignalPacket Mode)，使其只有在一個包被處理完后，才送下一個包。

　　(2)使用包擁塞失效位(Disable PacketBlocking)，采用對新地址、包接收、中斷消息的丟棄來防止。同時CPU也可以通過某些方法來判斷潛在的擁塞，從而使得該寄存器置位。例如，可以限制發(fā)往CPU的包的類型和數(shù)量來控制。

　　由上可知，采用相關通道的丟棄功能可以防止CPU的死鎖問題，同時，他只對本身的通道有影響;如果僅采用流控功能則有可能導致死鎖問題的產(chǎn)生，對整個G.Link口產(chǎn)生影響。