FPGA（Field－Programmable Gate Array），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。FPGA的開發相對于傳統PC、單片機的開發有很大不同。FPGA以并行運算為主，以硬件描述語言來實現；相比于PC或單片機（無論是馮諾依曼結構還是哈佛結構）的順序操作有很大區別，也造成了FPGA開發入門較難。目前國內有專業的FPGA外協開發廠家，開發展基本電路如下：

　　蜂鳴器電路如圖3.47所示。FM信號由FPGA的I/O口控制。當FM為高電平時，Q1的BE導通，則CE導通，蜂鳴器的5V和GND形成回路，發出聲音。當FM為低電平時，Q1的BE斷開，則CE斷開，蜂鳴器的5V和GND斷開，因此沒有電流流過蜂鳴器，蜂鳴器便不發聲。在后面的實驗中，我們可以使用PWM信號，即以固定的時高時低的電平控制Q1的導通與否，然后達到蜂鳴器的時斷時開，人耳聽到的便是不同頻率的聲響。

　　圖3.47 蜂鳴器驅動電路

　　8個LED指示燈的電路如圖3.48所示，他們公共端接電源3.3V，另一端連接FPGA的I/O口。若輸出高電平，LED熄滅；若輸出低電平，則LED點亮。這8個LED的接口是與數碼管的段選信號復用的。

　　圖3.48 8個LED指示燈電路

　　3位的撥碼開關電路如圖3.49所示。

　　圖3.49 撥碼開關電路

　　如圖3.50，我們可以對照實物，默認3個撥碼開關應該都是撥向左側（即1、2、3標記側），在電路圖上就是VCC3.3上拉一側。就是說，默認情況下，3個連接FPGA的I/O口的信號SW_MODE1、SW_MODE2、SW_MODE3均為高電平。若撥碼開關被撥到右側（即標記ON側），則采集到的輸入就是低電平了。

　　圖3.50 撥碼開關實物照片