低果先摘

　　一般來說，尋找功率增益的機會應該從最明顯或者最容易的地方入手。當功率轉換效率介于60%～75%之間時，最大的功率增益首先來自于由線性穩壓器向開關穩壓器的轉換，這將極大地提高系統的整體效率。如今，集成的高效開關穩壓器已面市，工程師必須在功率轉換之外尋求新的突破。

　　尺寸、重量、散熱與成本都是移動市場的驅動因素，這些因素往往會對決策過程產生影響。目前，電池是系統中的薄弱環節，還無法跟上半導體工藝流程技術的發展速度。隨著現代電源能效的不斷提高，減少功率損耗的下一個機遇將來自于系統結構本身。最近幾年，英特爾和其他CPU制造商逐漸意識到加快CPU的運行速度也許并不是提高性能的最好辦法。他們面臨的主要問題是處理器的發熱量以及外圍設備的動態要求。逐步遷移至多核架構，并且提供支持多核的操作系統，將能夠實現更為明顯的性能增益(同時降低功耗)。

　　就像CPU的供應商不再通過改變兆赫數字來改進性能一樣，移動產品的設計者也應當重新審視相關功能的實現途徑。模擬數字轉換（ADC）就是這樣一個開始在架構方面產生改變的領域。例如，美國國家半導體創造性地采用了集成折疊轉換器，不僅極大地提高了運行速度（每秒千兆次采樣），而且在運行過程中最大限度地降低了能源消耗。傳統的閃存型轉換器受到比較器最大集成數量的限制，一個閃存數模轉換器中比較器的數量是輸出位數的函數（2n位）。例如，一個10位閃存數模轉換器將需要1 024個比較器，外加溫度計碼至格雷碼至二進制的轉換電路和一個高精度統一梯形電阻分壓器。

　　折疊轉換器基于完全不同的設計方法，采用少量的比較器（通常為32～64個），并將輸入信號范圍進行“折疊”，使之始終處于比較器網絡限值之內，如圖1所示。此處的技巧是對由折疊過程引入的積分和差分非線性進行補償。這樣的結構代表了解決這種棘手問題的全新思路，并且極大地降低了實現這一功能所需的能源消耗。對于一個每秒千兆次采樣的雙10位轉換器(PowerWise ADC10D1000)來說，這種方法可以將功耗從幾十瓦降低至三瓦。這是在便攜成像、雷達和軟件無線電系統中普遍采用的節約功率的手段。

　　數字功率架構

　　在大型ASIC或者SoIC設計中，架構也同樣重要。即使在縮減工藝流程的幾何尺寸時，CMOS晶體管相關的動態和靜態損失也是一個經常遇到的問題。CMOS的能源消耗公式如下：

E=(aCfCLKV2+VILEAK)×tTASK

　　其中包含了一個與頻率相關的動態項和一個靜態漏電流項。當工藝尺寸不斷縮減時，這兩項參數都會出現問題。電容負載和貫穿電流將會減小，但是芯片上的元件數量將會增加，由此造成了每個芯片上面更高的動態功率消耗。由次閾值漏電流、漏源擴展漏電流和電子隧穿引起的靜態損失，以及漏極引發勢壘下降（DIBL）等短溝道效應日益成為大型數字ASIC設計中的嚴重問題。

　　當設計大型數字系統時，必須在整個運行過程中正確地設定時序，包括供給電壓、工序和溫度波動。這樣的設計瓶頸使得功率消耗處于最差的水平，即使在適當的溫度或者更快的工序中也是如此，設備仍將消耗同樣的能源。一種解決辦法是改變設計結構，使其適應于設備的環境。自適應電壓調節（AVS）正是實現此目的的一種技術。

　　AVS集成了一個數字子系統，可以監測設備的運行狀況(它與應用數字邏輯同步)，動態調整芯片內部不同電壓島的供給電壓。當性能要求發生變化時，芯片內部的AVS邏輯會向外部的功率管理裝置發送更新信號，該裝置稱為能源管理單元EMU，功能是升高或者降低電壓島的供給電壓。動態項是供給電壓的平方函數，因此可以提供最大的增益改進。即使靜態項只是供給電壓的線性函數，漏電流的減小仍然可以顯著地降低能耗。

　　出于盡可能節約能源的目的，設計結構再次顯現出它的重要性。為了使AVS或者其他電壓調整技術最大限度地發揮功效，系統設計者必須重新考慮功能區域的劃分，提供彼此分離的電壓島和頻率區間。如果已有的設計中利用一個單獨的電壓源向所有核心邏輯供電，那么新的低功率設計中就應采取多個電壓島，這里的時鐘區間將成為動態要求的限制因素。而且，基于較慢時序的原因，這些電壓島可以利用電壓調整技術或者簡單地采用更低的核心電壓。

　　人們對于便攜性的需求越來越高，尤其是在醫療、通信和軍事防衛領域。工程師需要考慮功率轉換器之外的解決方案，以尋求更大的系統效率增益。從系統架構方面來看，有時采取創新的手段來實現某些功能——特別是當常規的功率轉換器效率處于90%以上的水平時，往往可以帶來巨大的效率改進。電源技術最終將趕上工藝流程和IC設計方面的技術進展，然而在工程師擁有更高的能源密度之前，系統效率依然是延長工作時間和降低熱消耗的解決方案之一。