如何通過仿真有效提高數模混合設計性

一 、數模混合設計的難點 二、提高數模混合電路性能的關鍵 三、仿真工具在數模混合設計中的應用 四、小結 五、混合信號PCB設計基礎問答。

數模混合電路的設計，一直是困擾硬件電路設計師提高性能的瓶頸。眾所周知，現實的世界都是模擬的，只有將模擬的信號轉變成數字信號，才方便做進一步的處理。模擬信號和數字信號的轉變是否實時、精確，是電路設計的重要指標。除了器件工藝，算法的進步會影響系統數模變換的精度外，現實世界中眾多干擾，噪聲也是困擾數模電路性能的主要因素。 本文通過Ansoft公司的“AD-Mix Signal Noise Design Suites” 數模混合噪聲仿真設計軟件的對數模混合設計PCB的仿真，探索分析數模混合電路的噪聲干擾和優化設計的途徑，以達到改善系統性能目的。

11、在高速設計中，如何解決信號的完整性問題？差分布線方式是如何實現的？對于只有一個輸出端的時鐘信號線，如何實現差分布線？ 答：信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。 差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現的方式較多。 要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。
12、 一塊PCB板中有多個數/模功能塊時，常規做法是要將數/模地分開，并分別在一點相
連。這樣，一塊PCB板上的地將被分割成多塊，而且如何相互連接也大成問題。但有人采用另外一種辦法，即在確保數/模分開布局，且數/模信號走線相互不交叉的情況下，整個PCB板地不做分割，數/模地都連到這個地平面上，這樣做有何道理，請專家指教。 答：將數/模地分開的原因是因為數字電路在高低電位切換時會在電源和地產生噪聲，噪聲的大小跟信號的速度及電流大小有關。如果地平面上不分割且由數字區域電路所產生的噪聲較大而模擬區域的電路又非常接近，則即使數模信號不交叉， 模擬的信號依然會被地噪聲干擾。也就是說數模地不分割的方式只能在模擬電路區域距產生大噪聲的數字電路區域較遠時使用。另外，數模信號走線不能交叉的要求是因為速度稍快的數字信號其返回電流路徑(return current path)會盡量沿著走線的下方附近的地流回數字信號的源頭，若數模信號走線交叉，則返回電流所產生的噪聲便會出現在模擬電路區域內。
13、 在PCB上靠近平行走高速差分信號線對的時候，在阻抗匹配的情況下，由于兩線的相
互耦合，會帶來很多好處。但是有觀點認為這樣會增大信號的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠忽近，我不懂那一種效果更好。我的信號1GHz以上，阻抗為50歐姆。在用軟件計算時，差分線對也是以50歐姆來計算嗎？還是以100歐姆來算？接收端差分線對之間可否加一匹配電阻？謝謝！
答：會使高頻信號能量衰減的原因一是導體本身的電阻特性(conductor loss), 包括集膚效應(skin effect), 另一是介電物質的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(transmission line effect)時, 可看出他們對信號衰減的影響程度。 差分線的耦合是會影響各自的特性阻抗, 變的較小, 根據分壓原理(voltage divider)這會使信號源送到線上的電壓小一點。 至于, 因耦合而使信號衰減的理論分析我并沒有看過, 所以我無法評論。 對差分對的布線方式應該要適當的靠近且平行。 所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。 需要平行也是因為要保持差分阻抗的一致性。 若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。 差分阻抗的計算是 2(Z11 - Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因為耦合而產生的阻抗, 與線距有關。 所以, 要設計差分阻抗為100歐姆時, 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來。 接收端差分線對間的匹配電阻通常會加, 其值應等于差分阻抗的值。 這樣信號品質會好些。 歡迎到www.mentor.com/icx里面有一些不錯的技術資料。
14、 柔性PCB板在Layout時有哪些規則？應注意哪些問題？
答：在柔性板設計時,應注意: 1.從生產廠獲得加工工藝參數如線寬.間距.等 2.在設計時應注意柔性PCB最小彎折半徑是否滿足設計尺寸的要求3.柔性PCB在應力集中的彎折點可能出現斷裂或層開列,應注意應力的消除和PCB加強。
15、為了最大限度的保證高速信號質量，我們都習慣于手工布線，但效率太低。使用自動布線器又無法監控關鍵信號的繞線方式，過孔數目、位置等。手工走完關鍵信號再自動布線又會降低自動布線的布通率，而且自動布線結果的調整意味著更多的布線工作量，如何平衡以上矛盾，利用優秀的布線器幫助完成高速信號的布線？ 答：現在較強的布線軟件的自動布線器大部分都有設定約束條件來控制繞線方式及過孔數目。 各家EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。 例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。 這會影響到自動布線出來的走線方式是否能符合設計者的想法。 另外, 手動調整布線的難易也與繞線引擎的能力有絕對的關系。 例如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。 16、在高速PCB設計中，信號層的空白區域可以敷銅，那么多個信號層的敷銅是都接地好呢，還是一半接地，一半接電源好呢？ 答：一般在空白區域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在dual stripline的結構時。 17、在高速板(如p4的主板)layour，為什么要求高速信號線(如cpu數據，地址信號線)要匹配? 如果不匹配會帶來什么隱患？其匹配的長度范圍（既信號線的時滯差）是由什么因素決定的，怎樣計算？
答：要求走線特性阻抗匹配的主要原因是要避免高速傳輸線效應(transmission line effect)所引起的反射(reflection)影響到信號完整性(signal integrity)和延遲時間(flight time)。也就是說如果不匹配，則信號會被反射影響其質量。所有走線的長度范圍都是根據時序(timing)的要求所訂出來的。影響信號延遲時間的因素很多，走線長度只是其一。P4要求某些信號線長度要在某個范圍就是根據該信號所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走線長度的允許誤差。 至于， 上述兩種模式時序的計算， 限于時間與篇幅不方便在此詳述， 請到下列網址http://developer.intel.com/design/Pentium4/guides 下載"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章節內有詳述。 18、在高密度印制板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎?添加測試點會不會影響高速信號的質量？ 答：一般軟件自動產生測試點是否滿足測試需求必須看對加測試點的規范是否符合測試機具的要求。另外，如果走線太密且加測試點的規范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用線上既有的穿孔(via or DIP pin)當測試點)可能加在線上或是從線上拉一小段線出來。前者相當于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。 19、如何選擇PCB板材?如何避免高速數據傳輸對周圍模擬小信號的高頻干擾,有沒有一些設計的基本思路?謝謝！ 答：選擇PCB板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB板子(大于GHz的頻率)時這材質問題會比較重要。例如，現在常用的FR-4材質，在幾個GHz的頻率時的介質損dielectric loss會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric constant)和介質損在所設計的頻率是否合用。 避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數字地對模擬地的噪聲干擾。
20、眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清楚。mechanicalkeepoutlayer,topoverlay,bottomoverlay,toppaste,

bottompaste,topsolder,bottomsolder,

drillguide,drilldrawing,multilayer這些層不知道它們的確切含義。希望您指教。 答：在EDA軟件的專門術語中，有很多不是有相同定義的。以下就字面上可能的意義來解釋。 Mechnical: 一般多指板型機械加工尺寸標注層 Keepoutlayer: 定義不能走線、打穿孔(via)或擺零件的區域。這幾個限制可以獨立分開定義。 Topoverlay: 無法從字面得知其意義。多提供些訊息來進一步討論。 Bottomoverlay: 無法從字面得知其意義。可多提供些訊息來進一步討論。 Toppaste: 頂層需要露出銅皮上錫膏的部分。 Bottompaste: 底層需要露出銅皮上錫膏的部分。 Topsolder: 應指頂層阻焊層，避免在制造過程中或將來維修時可能不小心的短路 Bottomsolder: 應指底層阻焊層。 Drillguide: 可能是不同孔徑大小，對應的符號，個數的一個表。 Drilldrawing: 指孔位圖，各個不同的孔徑會有一個對應的符號。 Multilayer: 應該沒有單獨這一層，能指多層板，針對單面板和雙面板而言。 21、一個系統往往分成若干個PCB，有電源、接口、主板等，各板之間的地線往往各有互連，導致形成許許多多的環路，產生諸如低頻環路噪聲，不知這個問題如何解決？ 答：各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。 22、能否提供一些經驗數據、公式和方法來估算布線的阻抗。當無法滿足阻抗匹配的要求時，是在信號線的末端加并聯的匹配電阻好，還是在信號線上加串聯的匹配電阻好。差分信號線中間可否加地線？
答：以下提供兩個常被參考的特性阻抗公式： a.微帶線(microstrip)Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質的介電常數(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。 b.帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。 最好還是用仿真軟件來計算比較準確。 2.選擇端接(termination)的方法有幾項因素要考慮: a.信號源(source driver)的架構和強度。 b.功率消耗(power consumption)的大小。 c.對時間延遲的影響，這是最重要考慮的一點。所以，很難說哪一種端接方式是比較好的。 3.差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。 23、您能比較一下CandenceInnovedaMentorZuken公司各自的自動布線及SI仿真工具嗎？有沒有測試指標呢？ 答：通常各公司自動布線引擎的算法多多少少都會有各自較喜歡的繞線模式，如果所測試的板子的繞線模式較符合某種算法，則那一個工具所表現的結果可能會較好，這也是為什么每家公司都有他們各自的數據來宣稱他們的自動布線是最好的。所以，最好的測試方式就是用貴公司的設計在各家自動布線工具上來跑。測試的指針有繞線的完成率及所花的時間。仿真工具最重要的是仿真引擎的精確度及對線路的模型與算法是否符合貴公司設計的需求。例如，如果所設計的時鐘頻率為400MHz，這時仿真工具能否提供正確的AC loss模型就很重要。其它可考慮使用者接口是否方便操作，是否有定制化(customization)的方法，利于batch run。 24、請問適當選擇PCB與外殼接地的點的原則是什么？ 另外，一般PCB LAYOUT工程師總是根據DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系統工程師，還是資深PCB工程師？誰應該對板級系統的性能負主要責任。

答：與外殼接地點選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。誰應該負責制定guideline可能每個公司有不同的情況而有不同安排。Guideline的制定必須對整個系統、芯片、電路動作原理有充分的了解，才能制定出符合電氣規范且可實現的guideline。所以，以我個人的觀點，硬件系統工程師似乎較適合這個角色。當然，資深PCB工程師可以提供在實際實現時的經驗，使得這guideline可以實現的更好。 25、請問，模擬電源處的濾波經常是用LC電路。但是，我發現有時LC比RC濾波效果差，請問這是為什么，濾波時選用電感，電容值的方法是什么？ 答：LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。 因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。 電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經此電感的速度，增加紋波噪聲(ripple noise)。 電容值則和所能容忍的紋波噪聲規范值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。 另外，如果這LC是放在開關式電源(switching regulation power)的輸出端時，還要注意此LC所產生的極點零點(pole/zero)對負反饋控制(negative feedback control)回路穩定度的影響。 26、在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度PCB設計中的技巧?

答：在設計高速高密度PCB時，串擾(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方： 1.控制走線特性阻抗的連續與匹配。 2.走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。 3.選擇適當的端接方式。 4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。 5.利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。在實際執行時確實很難達到完全平行與等長，不過還是要盡量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。 27、對于lvds低壓差分信號，原則上是布線等長、平行，但實際上較難實現，是否能提供一些經驗？ 答：差分信號布線時要求等長且平行的原因有下列幾點： 1.平行的目的是要確保差分阻抗的完整性。平行間距不同的地方就等于是差分阻抗不連續。 2.等長的目的是想要確保時序(timing)的準確與對稱性。因為差分信號的時序跟這兩個信號交叉點(或相對電壓差值)有關，如果不等長，則此交叉點不會出現在信號振幅(swing amplitude)的中間，也會造成相鄰兩個時間間隔(time interval)不對稱，增加時序控制的難度。 3.不等長也會增加共模(common mode)信號的成分，影響信號完整性(signal integrity )。 28、pcb設計中需要注意哪些問題？
答：PCB設計時所要注意的問題隨著應用產品的不同而不同。就象數字電路與仿真電路要注意的地方不盡相同那樣。以下僅概略的幾個要注意的原則。 1、PCB層疊的決定；包括電源層、地層、走線層的安排，各走線層的走線方向等。這些都會影響信號品質，甚至電磁輻射問題。 2、電源和地相關的走線與過孔(via)要盡量寬，盡量大。 3、不同特性電路的區域配置。良好的區域配置對走線的難易，甚至信號質量都有相當大的關系。 4、要配合生產工廠的制造工藝來設定DRC (Design Rule Check)及與測試相關的設計(如測試點)。其它與電氣相關所要注意的問題就與電路特性有絕對的關系，例如，即便都是數字電路，是否注意走線的特性阻抗就要視該電路的速度與走線長短而定。 29、在高速PCB設計時為了防止反射就要考慮阻抗匹配，但由于PCB的加工工藝限制了阻抗的連續性而仿真又仿不到，在原理圖的設計時怎樣來考慮這個問題？另外關于IBIS模型，不知在那里能提供比較準確的IBIS模型庫。我們從網上下載的庫大多數都不太準確，很影響仿真的參考性。 答：在設計高速PCB電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關系， 例如是走在表面層(microstrip)或內層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數學算法的限制而無法考慮到一些阻抗不連續的布線情況，這時候在原理圖上只能預留一些terminators(端接)，如串聯電阻等，來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續的發生。 IBIS模型的準確性直接影響到仿真的結果。基本上IBIS可看成是實際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉換而得 (亦可采用測量， 但限制較多)，而SPICE的資料與芯片制造有絕對的關系，所以同樣一個器件不同芯片廠商提供，其SPICE的資料是不同的，進而轉換后的IBIS模型內之資料也會隨之而異。也就是說，如果用了A廠商的器件，只有他們有能力提供他們器件準確模型資料，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不準確， 只能不斷要求該廠商改進才是根本解決之道。 30、在高速PCB設計時我們使用的軟件都只不過是對設置好的EMC、EMI規則進行檢查，而設計者應該從那些方面去考慮EMC、EMI的規則呢怎樣設置規則呢。
答：一般EMI/EMC設計時需要同時考慮輻射(radiated)與傳導(conducted)兩個方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分. 一個好的EMI/EMC設計必須一開始布局時就要考慮到器件的位置, PCB迭層的安排, 重要聯機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會事倍功半, 增加成本. 例如時鐘產生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內層并注意特性阻抗匹配與參考層的連續以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當的選擇PCB與外殼的接地點(chassis ground)。 31、在一個系統中，包含了dsp和pld，請問布線時要注意哪些問題呢？還可以用protel來布板嗎，是否有其他的好的工具呢？謝謝！ 答：看你的信號速率和布線長度的比值。如果信號在傳輸線上的時延和信號變化沿時間可比的話，就要考慮信號完整性問題。另外對于多個DSP，時鐘，數據信號走線拓普也會影響信號質量和時序，需要關注。至于工具，除了PROTEL，還有很多布線工具，如MENTOR的WG2000,EN2000系列和powerpcb，Cadence的allegro，zuken的cadstar,cr5000等，各有所長。 32、請解釋“信號回流路徑”，謝謝！ 答：信號回流路徑,即return current。高速數字信號在傳輸時，信號的流向是從驅動器沿PCB傳輸線到負載，再由負載沿著地或電源通過最短路徑返回驅動器端。這個在地或電源上的返回信號就稱信號回流路徑。Dr.Johson在他的書中解釋，高頻信號傳輸，實際上是對傳輸線與直流層之間包夾的介質電容充電的過程。SI分析的就是這個圍場的電磁特性，以及他們之間的耦合。 33、能否詳細解釋一下走線的拓撲架構？怎樣調整走線的拓撲架構來提高信號的完整性。 另外還想問一下，晶振的loop gain與phase規范指的是什么？怎樣通過安排迭層來減少EMI問題？

答：Topology,有的也叫routing order.對于多端口連接的網絡的布線次序。這種網絡信號方向比較復雜，因為對單向，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質量有利。而且作前仿真時，采用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。晶振的loop gain與phase，我對這也不了解，很抱歉。首先，EMI要從系統考慮，單憑PCB無法解決問題。層疊對EMI來講，我認為主要是提供信號最短回流路徑，減小耦合面積，抑制差模干擾。另外地層與電源層緊耦合，適當比電源層外延，對抑制共模干擾有好處。 34、為什么前向串擾中容性串擾和感性串擾是相互抵消（競爭）而后向串擾它們是疊加的呢？ 答：感性耦合有一個特點就是前向和后向的幅度相等，極性相反。這是由互感的特性決定的。而容性耦合，前向和后向極性是一致的。你可以找一本電路的書看一下。所以會出現你說的情況。 35、請問關于差分線的耦合方式中edge-coupled和broadside-coupled有什么區別？在高速布線中針對這兩種耦合方式應該注意些什么？ 答：Edge-coupled 是指兩條差分線在同一層中的耦合，而broadside-coupled是指差分線在兩個相鄰層間耦合。主要應注意阻抗的控制和布線空間，一般建議用edge-coupled 方式。 36、請問有沒有比較系統的介紹高速設計理論方面書？我見到的都只是一些零碎的文章，您能幫我推薦幾本你認為從理論到實踐都很有指導意義書籍嗎？ 您有沒有讀過由Stephen H.Hall等人編寫的《High-Speed Digital System Design》一書？你覺得如何？在哪里可以買到？
答：推薦幾本參考書給你：Howard W.Johnson《High-Speed Digital Design》;William J. Dally 《Digital Systems Engineering》;Charles A.Harper《High Performance PrintedCircuit Boards》等，當然你提到的這本書是很有實用價值的。這種書一般國內買不到，可以通過網上購書。 37、電源層與GND層作為信號返回平面有何區別？以下兩種層疊方式是否一樣？ 方案1： Top GND signal 5V GND singal 3V Bottom 方案2： Top GND signal 5V 3V singal GND Bottom 答：電源層與地層作為回流，在這一點上，理論上二者作用是一樣的，但我沒有看到過與此相關的實驗或數據，不過我們在做設計時，高速信號還是盡量以地為回流的。如果這里的所有的GND是連在一起的話，兩種分層都可以，但我會選擇第一種方案，因為其兩個電源是分隔開的。 38、在高頻電路的多層板設計中電源層是使用整層好還是在電源層中走電源線之后再用地來填充的好？兩種方法的分布參數是怎樣的？ 答：電源使用整層比走電源線要好的多。 因為整層電源平面比走電源線的方式其分布電感要小的多，分布電容要大，這些比走電源線更適合于高速/高頻的設計。 39、由于差分信號的回流路徑就是差分對的其中一根信號線，所以差分線跨平面分割就不存在回流路徑的問題，是嗎？那么差分線需要避免跨分割具體有哪些原因是什么呢？ 答：但是如果有電源、地平面存在的話，差分線的回流還有一部分是通過電源、地平面的，我前面已經講過這是因為有電磁耦合存在。所以跨分割對于差分線也需要認真考慮，在www.sigcon.com上有一篇文章講在有電源地平面情況下差分線的回流，以及跨分割，你可以去找一下。
40、按照有些說法，即使是短線（當然指相對信號上升沿的速率）也會有信號完整性問題。如wire-wrap line，即使很短，由于線路電感比較大，也會使得信號失真。

1、能否詳細解釋一下。 2、我一直不明白wire-wrap和transmission line的區別和聯系，能否說明一下。 謝謝！ 答：你好！1 你說的沒錯，即使走線很短，但是如果信號的上升/下降沿（rise/fall Time）很快的話，也會有信號完整性問題。 一般判斷是否要考慮信號完整性問題的標準是看:走線長度是否大于l/6，其中L為信號在上升時間內所傳輸的距離（Length Of Rising Edge）, L=Rise Time(ps)/Delay(ps/in.)。 2 我不太清楚你的問題，我想可能是說電纜和傳輸線的區別和聯系，電纜是傳輸線的一種，傳輸線的定義涵蓋很廣，一般來說承載電信號傳輸的導體都是傳輸線。 41、請教專家，什么叫做容性串擾和感性串擾？分別產生的原理以及對信號產生的影響如何？我們在設計高速PCB時又怎樣來減小這些串擾？應該注意那些問題？ 答：簡單地講，由于導體之間的互容參數而引入的串擾為容性串擾而由導體之間的互感分量而引入的串擾稱為感性串擾。其計算公式如下：

容性串擾：

為了減少串擾可以采取很多措施，如拉大線間距，加匹配電阻，采用差分技術等等。 42、我想問一下PCB板中的高速布線問題，我以前一直都用PROTEL來進行PCB板的設計，但是當信號頻率升高時，就需要考慮很多因素，最近我看了一些關于貴公司的關于高速PCB布線的軟件的介紹，請問你們公司的軟件較其它軟件的優勢在哪里，有什么特點。 答：您好，Cadence的PCB產品包括三個級別：Studio、Designer、和Expert。Studio級產品主要面向小規模的PCB設計、Designer主要面向中小規模的PCB設計、Expert主要面向要求高性能、大規模的PCB設計。三個級別的產品可以根據客戶的需求進行靈活配置。 以本人的應用經驗來講，個人認為Cadence軟件的前端到后端，分析設計之間的統一的綜合平臺是其最大的特點。也就是說，分析和設計是在一個平臺上完成的，二者之間的交互非常友好，從事高速設計的話，這一點已越來越重要。Cadence軟件在高速設計方面有很多分析模塊：信號完整性分析模塊，電源完整性分析模塊Power Integrity（個人認為很有特點）、EMC規則檢查模塊EMControl等，當然這些模塊都是集成在統一的平臺上的。以上只是從高速分析設計的方面談了個人對Cadence軟件的看法，供您參考。 如果您想試用Cadence軟件的話，您可以聯系Cadence當地的Sales，申請一個臨時License進行試用，這樣您就可以對Cadence軟件有更深入的了解。
43、板子上幾乎所有的重要信號線都設計成差分線對,目的在增強信號抗干擾能力.那俺一直有很多困惑的地方: 1.是否差分信號只定義在仿真信號或數字信號或都有定義? 2.在實際的線路圖中差分線對上的網羅如濾波器,應如何分析其頻率響應,是否還是與分析一般的二端口網羅的方法一樣? 3.差分線對上承載的差分信號如何轉換成一般的信號? 差分線對上的信號波形是怎樣的,相互之間的關系如何? 請指教. 答：差分信號只是使用兩根信號線傳輸一路信號，依靠信號間電壓差進行判決的電路，既可以是模擬信號，也可以是數字信號。實際的信號都是模擬信號，數字信號只是模擬信號用門限電平量化后的取樣結果。因此差分信號對于數字和模擬信號都可以定義。2，差分信號的頻率響應，這個問題好。實際差分端口是一個四端口網絡，它存在差模和共模兩種分析方式。如下圖所示。在分析頻率相應的時候，要分別添加同極性的共模掃頻源和互為反極性的差模掃頻源。而相應端需要相應設置共模電壓測試點Vcm＝（V1＋V2）/2, 和差模電壓測試點Vdm=V1-V2。網絡上有很多關于差分信號阻抗計算和原理的文章，可以詳細了解一下。

3，差分信號通常進入差分驅動電路，放大后得到差分信號。最簡單的就是差分共射鏡像放大器電路了，這個在一般的模擬電路教材都有介紹。下圖是某差分放大器件的spice電路圖和輸出信號波形，一般需要他們完全反相，有足夠的電壓差大于差模電壓門限。當然信號不可避免有共模成分，所以差分放大器一個很重要的指標就是共模抑制比Kcmr=Adm/Acm。

44、小弟最近正想搞個0--150M,增益不小于80 DB的寬帶放大器,!請問在EMC方面應該注意什么問題呢?謝謝！ 答：寬帶放大器設計時特別要注意低噪聲問題，比如要電源供給必須足夠穩定等。具體如下：1. 注意輸入和數出的阻抗匹配問題，比如共基輸入射隨輸出等； 2. 各級的退耦問題，包括高頻和低頻紋波等； 3. 深度負反饋，以及防止自激振蕩和環回自激等； 4. 帶通濾波氣的設計問題 ； 45、請問ansoft的工具對1GHz以上的數模變化電路能仿真嗎？能詳細說說可以仿真哪些方面的問題。
答：高速AD設計的確是比較困難的問題，為了獲得更好的有效位數，需要考察的信號往往毫伏甚至微伏級，而數字信號噪聲干擾，模擬信號受干擾情況，電源地的劃分等問題混合在一起。我們在實際的工程設計中，把它門劃分為以下幾個方面的問題，一步步仿真分析，加以解決，并取得不錯的效果: 1，PCB的平面層的諧振模式分析：考查PCB上平面層對不同頻率的波的諧振狀況，從而找到最佳的布局位置和布線路徑。 2，電源，地分割的隔離度分析：分割開的平面層需要達到一定的隔離度，才能有效抑制噪聲干擾。 3，電源阻抗分析：電源的阻抗達到一定的一定的目標，可以有效降低平面噪聲。 4，去耦策略：電容可以改變平面的諧振特性，改善平面的隔離度，有效降低電源阻抗；通過what－if分析，模擬添加電容的容值和位置對信號的影響。 5，模擬信號的通道特性：模擬信號不同于數字信號，有效頻帶內具有連續譜，要保證模擬信號無畸變的傳播，需要考察連續頻域的通道特性。 6，數字信號同步開關噪聲分析：由于快速開關的數字門電路，會在數字電源平面耦合噪聲，并累積，這個就是同步開關噪聲，ansoft工具可以考察任意多端口的數字信號對電源的噪聲影響。 7，電壓源掃頻分析：考察在電源上獨立掃頻電壓源或者信號端的受控掃頻電壓源的噪聲電壓分布情況。 46、我們現在測量PCB電磁輻射很麻煩，采用的是頻譜儀加自制的近場探頭，先不說精度的問題，光是遇到大電壓的點都很頭疼，生怕頻譜儀受損。不知能否通過仿真的方法解決！ 答：首先，EMI的測試包括近場探頭和遠場的輻射測試，任何仿真工具都不可能替代實際的測試；其次，Ansoft的PCB單板噪聲和輻射仿真工具SIwave和任意三維結構的高頻結構仿真器HFSS分別可以仿真單板和系統的近場和遠場輻射，以及在有限屏蔽環境下的EMI輻射。 仿真的有效性，取決于你對自己設計的EMI問題的考慮以及相應的軟件設置。例如：單板上差模還是共模輻射，電流源還是電壓源輻射等等。就我們的一些實踐和經驗，絕大多數的EMI問題都可以通過仿真分析解決，而且與實際測試比較，效果非常好。 47、我們板上頻率最高的時鐘線是主芯片到SDRAM的只有133MHz，其余大部分的頻率都是KHz級別的。我們主要用Hyperlynx做的SI/PI設計，操作比較簡單，但是現在整板的EMC依舊超標，影響畫面質量。希望聽聽EMC專家的意見。另外，你們的工具和Mentor PADS有接口嗎？ 答：Ansoft的工具可以仿真從直流到幾十GHz以上頻率的信號，只是相對其他工具而言，1GHz以上的有損傳輸線模型更加精確。據我所知，HyperLynx主要是做SI和crosstalk的仿真，以及一點單根信號線的EMI輻射分析，目前還沒有PI分析的功能。影響單板的EMC的原因很多，解決信號完整性和串擾只是解決EMC的其中一方面，電源平面的噪聲，去耦策略，屏蔽方式，電流分布路徑等都會影響到EMC指標。這些都可以再ansoft的SIwave工具中，通過仿真進行考察。補充說明，ansoft的工具與Mentor PADS有接口。
48、在一些資料上看到過PCB/package/chip協同設計的說法，能否解釋一下什么是協同設計。我認為，如果“協同設計”只意味這單純的界面集成的話意義不大，因為即便使用不同廠家的電路或電磁場軟件也可以通過Touch stone格式的S參數實現互聯。不知Ansoft在這方面有甚么高見？ 答：在現代的高速PCB設計中，一個典型的端到端高速通道可能包含IC、封裝、連接器、板上走線、過孔等結構，完整的SI分析需要將這些元件的電特性都考慮在內，因此“協同設計”是不可避免的趨勢。這些器件中除了部分要進行3D電磁場仿真外還有一些器件的模型可能已經以SPICE或IBIS模型的形式由廠商提供了，因此仿真不可避免的既包含了電磁場仿真又包含了電路仿真。 傳統的通過電磁場仿真軟件輸出元件的touchstone 模型到電路軟件的方式并不能實現真正意義上的“協同設計”，而只能作為一種單向的通過仿真驗證結構有效性的手段，因為當高速通道元件以S參數的形式導出到電路中去的時候，所有與結構相關的信息都丟失了，也就是說電路中的仿真無法直接指導元件的結構設計。 Ansoft在“協同設計”方面有效的彌補傳統方式的不足：采用”電磁場仿真＋電路分析＋數據鏈接”的模式。這里的“數據鏈接”并不是簡單的界面集成，而是利用“按需求解”技術在進行電路仿真時調用不同的求解器完成整個高速通道的仿真。通過數據鏈接，所有元件的結構信息也可以參數的形式帶入電路仿真，以便于直接基于電路仿真進行整個通道的優化。簡單的一句話概括這種設計流程的優點就是：兼具電路仿真的速度和三維電磁場仿真的精度。 關于這方面的參考資料有“基于電磁技術的高速互聯設計”、 “Gigabit Backplane Signal Integrity Design Kit:Xilinx Virtex-II Pro X Virtual Evaluation Board”、 “Ansoft協同設計方法”。這些資料都可以聯系Ansoft公司北京辦事處得到郵寄的彩頁或復印件。 49、請問SIwave進行板極fanout引起的寄生參數，是否采用了三維場提取算法 ？目前精度多少？
答：SIwave的平面層和信號傳輸線的提取，使用的是二維有限元提取算法，對過孔提取使用三維準靜態法，所以有時我們也說SIwave使用的是2.5維場提取算法。Ansoft的高頻結構分析軟件HFSS使用的是基于結構的三維場提取算法。使用二維有限元算法的一個重要依據是假設板材厚度遠小于電磁波波長，在沿厚度Z軸方向的電場為等勢。即之所以這樣做，是在確保一定精度條件下，簡化計算量和計算時間。如果要考察SIwave的精度，需要看你仿真信號的頻率，看它的波長與層疊厚度是否可比。100um層疊厚度對應信號頻率大約 150 GHz。只要在這個頻率以內，SIwave的仿真精度和HFSS是幾乎一樣的。 50、假設一多層板中有 地、信號、信號、地四層依次排列，各層銅箔厚度以及層間材質和材質厚度以及兩信號層信號頻率、走線狀態等已知。如何定量化，來計算兩信號層之間信號的耦合、干擾程度？ 答：這種情況你完全可以用仿真軟件來做仿真，將芯片模型賦給芯片，然后將這個信號提取出來，加上激勵就可以看到波形。當然也有公式來計算，但你要做很多假設，并且精度很差，如果你只是評估一個量級的話，倒可以應用。首先你要計算出兩個信號走線之間的互感和互容（公式可以到電路理論書里去查），然后用dv＝l*di/dt和di=c*dv/dt來計算出耦合噪聲的幅度。