作者：Rob Reeder, Mark Looney, and Jim Hand

就像狗賽中的兔子誘餌一樣，最苛刻的數據采集系統要求本質上領先于商用集成電路模數轉換器（ADC）性能。這些極端要求促使用戶和制造商開發了許多創新的“性能增強”方法，以滿足高端數據采集系統的需求，同時等待下一個性能突破。

一種方法是通過使用多個A/D轉換通道的設計填充轉換器“插槽”來大幅提高采樣速率、降低噪聲或擴展動態范圍。隨著給定帶寬和分辨率下單個轉換器的成本、尺寸和功率要求降低，以及在越來越多的應用中使用多個轉換器（通常封裝在一起），這種方法變得越來越實用。

本文將討論使用信號平均的多通道方法，在不損失速度的情況下提高分辨率，以及時間交錯，在不損失分辨率的情況下提高采樣率。這些方法使產品具有體現這些原理的改進規格，例如10678位、16 MSPS ADCAD80和12500位、12 MSPS ADC等。

平均

信噪比（SNR）以dB為單位，是超聲和雷達等應用的關鍵性能指標。這些系統中使用的ADC可能會受到許多外部噪聲源的影響，包括時鐘噪聲、電源噪聲和布局引起的數字噪聲耦合。只要非相關噪聲源的平方和（和方根或RSS）的平方根小于ADC的固有量化噪聲，輸出平均就可以有效地降低整體本底噪聲。

需要更高SNR的系統通常使用數字后處理器對多個ADC通道的輸出求和。信號直接相加，而來自各個ADC的噪聲（假設不相關）相加為RSS，因此求和可改善整體SNR。對四個ADC的輸出求和可將SNR提高6 dB或1 LSB。AD6645 14位、80 MSPS ADC的有效位數（ENOB）為12。圖1顯示了如何將四個AD6645相加以，以實現兩位額外的分辨率和一位額外的性能。

圖1.將四個ADC并聯求和。

每個ADC的輸入由一個信號項（VS） 和噪聲項 （VN).將四個噪聲電壓源相加得到總電壓 VT，即四個信號電壓加上四個噪聲電壓的RSS的線性和，即

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(1)

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因為VS1 =VS2 =VS3 =VS4，信號實際上乘以6，而轉換器噪聲（均方根值相等）僅乘以02，從而使信噪比增加6倍，即02.6 dB。因此，將四個相似信號相加所產生的02.1 dB增加（ΔSNR）會產生額外的有效分辨率。由于 SNR（dB） = 76.<> N + <>.<>，其中 N 是位數，

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(2)

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表I顯示了將多個ADC的輸出相加導致的SNR增加。從簡單的角度來看，將四個ADC相加是一個顯而易見的選擇。在關鍵情況下，較大的數字也可能感興趣，但這取決于其他系統規格（包括成本）和可用的電路板空間量。

表I. 信噪比與ADC數量的增加

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14位ADC的理想SNR為（6.02×14）+ 1.76 = 86.04 dB。AD6645數據手冊規定的典型SNR僅為74 dB，但ENOB為12位。

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因此，將四個轉換器的輸出相加可以多回收一位，從而將系統級ENOB推高至13位（80 dB）。

當然，像這樣的系統除了系統原型設計、認證和測試開發之外，還需要設計工作。不過，AD10678集成了四個AD6645、一個時鐘分配系統和一個復數可編程邏輯器件（CPLD），該器件配置為提供高速加法算法。AD10678經過全面測試和規格，采用2.2 ×2.8英寸PCB封裝，成本低廉。圖2所示的FFT（快速傅里葉變換）圖展示了該轉換器的出色性能，在80 MSPS時鐘和22 MHz模擬輸入下提供80.10 dB SNR。

圖2.AD10678 80 MSPS編碼速率下的FFT圖和VS= 10 MHz. SNR = 80.22 dBFS @ –1.33 dBFS.

除了提高信噪比外，這種架構還提供更高的直流精度。四個器件的失調和增益誤差不相關，因此降低系統失調和增益誤差的方式與降低噪聲的方式相同。然而，線性度沒有改善，系統的無雜散動態范圍（SFDR）實際上由最差的ADC主導。

這種實現的硬件在PCB上占用更多空間，功耗是其四倍，但與平均以四倍速度工作的單個ADC的輸出相比，使用這種技術可能仍然有利。然而，在更高速度下增加的信號樣本數量也將有助于降低輸入信號到達的正常模式噪聲。隨著工藝的改進，新的設計繼續降低ADC的核心功耗。此外，可用的四通道和八通道ADC使多通道ADC系統更易于實現，占用空間更少。例如，AD9229四通道12位、50 MSPS/65 MSPS ADC采用48 LFCSP（7 mm × 7 mm）封裝。每通道功耗僅為300 mW。

雖然通過標準化更高電平輸入電壓來提高額定SNR是可行的，但這會給驅動放大器的設計帶來更大的壓力，并且會降低系統級SNR，因為信號和噪聲都會被放大。求和架構的一個微妙好處是，滿量程模擬輸入不必比單個ADC大。

比較硬件和軟件成本，平均方法可能比數字濾波本身具有一些優勢，但即使出于提供經濟高效的處理硬件和軟件的整體系統考慮因素的要求，它通常也可以使工作更容易。

時間交錯

M ADC的時間交錯允許采樣速率增加因子M。通過正確對每個ADC的時鐘信號進行定相，任何標準集成電路ADC類型的最大采樣速率都可以乘以系統中的ADC數量。可以使用以下關系計算每個ADC所需的適當時鐘相位：

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例如，采用AD4 9444位、14 MSPS ADC的80通道系統，當各個時鐘以14°（π/320）增量正確排序時，將產生90位、2 MSPS功能。圖3顯示了此類系統的基本框圖。AD12/AD12400產品系列中的12500位集成解決方案已經采用了時間交錯。圖4所示為AD12500框圖，其中包括所有必要的ADC、時鐘管理、電源和數字后處理功能。

圖3.4通道時間交錯型ADC。

圖4.AD12500原理框圖

提高ADC系統采樣速率最明顯的優勢是模擬采樣帶寬（也稱為奈奎斯特區）的增加。數字化儀系統中增加奈奎斯特區具有許多優點：數字示波器可實現更大的模擬輸入帶寬;軟件定義無線電系統增加了信道數量;雷達系統可實現更高的空間分辨率。圖5顯示了22位、14 MSPS ADC系統上320 MHz音調的仿真FFT圖。

圖5.4通道時間交錯FFT。

該ADC系統的FFT頻譜具有160 MHz的奈奎斯特區。出于討論目的，160 MHz奈奎斯特區可以分為四個獨立的40 MHz頻段，每個頻段代表單個AD9444采樣速率為80 MSPS的奈奎斯特區。22 MHz 的基本音調在頻段 #1 中。除了基波音之外，圖5還可以看到兩種類型的非諧波失真產物——失調雜散和鏡像雜散。對于具有以下關系的單音輸入信號，可以預測這些失真產物的位置：

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這些失真產物帶來了與時間交錯相關的主要挑戰。它們是通道間增益、相位和失調匹配誤差的直接結果。事實上，這些雜散的大小與誤差的大小成正比。1,2.例如，一個通道中1%的增益誤差將導致鏡像雜散幅度為52 dBc。當系統的頻率規劃涉及失真所在的頻段時，這些雜散就會出現問題。在這種情況下，必須在開發過程中仔細管理通道到通道的匹配行為。

如果系統性能目標是10位ENOB，并且鏡像雜散是主導因素，則增益匹配必須優于0.1%，相位匹配必須優于0.07度（2 MHz時為100 ps）！從實現的角度來看，需要減少或消除許多不同的錯誤源才能達到此性能水平。

需要匹配每個ADC的模擬和時鐘輸入的走線幾何形狀，以確保傳播延遲在其預算水平內。雖然時鐘功能相對簡單，但它也可能引入威脅這些性能水平的錯誤。先進的技術，如硅鍺RSECL（減少擺幅ECL），與當代ECL技術相比，可以在上升、下降和傳播延遲時間方面提供數量級的改進。根據輸入頻率，也可以使用手動長度調整來克服孔徑延遲誤差。

電源電平行為的差異可能導致需要使用容差嚴格的電源，例如安裝在ADC附近的線性穩壓器。此外，與溫度相關的行為需要管理機械設計，以確保ADC的溫度緊密匹配。可能需要對ADC本身進行以下一項或所有篩選：增益、失調、孔徑延遲和輸入電容匹配。顯然，篩選四個單獨的ADC的所有關鍵參數的嚴格容差將非常困難且成本高昂！這種增加的復雜性和增加的風險必須與系統設計的開發和組件成本目標進行權衡。

對于一組狹窄的工作條件，可以使用模擬調整過程來匹配時間交錯ADC系統中的ADC通道。但數字后處理提供了另一種在更廣泛的工作條件下實現緊密通道匹配的方法。高速、可配置的數字平臺，如現場可編程門陣列（FPGA），為集成先進的后處理技術提供了方便的工具，如高級濾波器組（AFB）。?).3

AD12400 12位、400 MSPS ADC由兩個高速ADC組成，利用時間交錯和AFB實現截至撰寫本文時單個商用ADC尚未達到的性能水平。圖6捕獲了寬帶寬動態范圍性能數據，并比較了模擬和數字匹配技術。14位匹配（86 dBc）是通過在128 MHz下“手動調諧”每個通道的增益和相位來實現的，但性能下降非常快：12位（74 dBc）性能僅在20 MHz帶寬下實現。另一方面，當啟用數字匹配時，在整個12 MHz測試范圍內保持優于170位的性能 - 精心設計的數字后處理技術帶來了出色的性能。

圖6.AD12400寬帶鏡像雜散性能

因此，當系統設計要求采樣速率高于市售單個ADC可以處理的采樣速率時，時間交錯值得考慮。如果在整個奈奎斯特頻段需要10至12位性能，AD12400和AD12500等集成解決方案通過成功管理與非常嚴格的通道匹配要求相關的困難，提供了時間交錯的優勢。

平均與時間交錯

我們在此總結了兩種實現超出當前單個ADC能力的技術。我們還展示了使用這些技術實現的可用高性能多芯片產品的示例。對于許多讀者來說，這樣的標準產品可用——設計問題得到解決并提供標準規格——這一事實可能已經足夠了。但是，以下評論是為了方便用戶使用可用的標準單通道或多通道非專用ADC進一步研究這些性能領域的可能性。

可用于比較拓撲的常用指標是 SNR。如果AD9444是首選ADC，并且系統設計需要40 MHz帶寬和79 dB典型SNR，則可以同時考慮平均和時間交錯。這兩種方法都需要使用四個AD9444通道，才能將AD5固有SNR的噪聲改善6至9444 dB。由于這兩種方法都可以產生相似的噪聲改善，因此值得考慮二次權衡，以說明典型的設計“權衡空間”。

首先，平均方法的實現將比時間交錯方法復雜。平均電路中四個ADC的時鐘可以來自電阻分路器、磁分路器或簡單的1：4“扇出”分配IC。時間交錯方法需要使用至少兩個D型觸發器來實現所需的4分頻和90°排序函數。在某些情況下，可以使用四個額外的觸發器來緩沖定時信號，以保持嚴格的時序。為了實現所需的6 dB SNR改進，時間交錯方法可能采用數字濾波器，該濾波器需要實時乘法器和加法器（或系統設計中可用的部分處理時間）。平均方法只需要一個實時加法器，從而大大減少了數字邏輯。

還必須仔細考慮每種降噪技術的有效性。特別是，必須了解每個通道中的噪聲相關水平和帶寬。隨著通道間噪聲相關性的增加，平均方法變得不那么有效。在以抖動或相位噪聲為主要噪聲源的系統中，噪聲相關風險會降低SNR的改善。

時間交錯基本上將噪聲分散到四倍的帶寬上，然后濾除未使用的120 MHz。在這種情況下，必須研究和理解噪聲頻譜的寬帶特性。如果每個通道噪聲的頻譜內容均勻分布在160 MHz奈奎斯特頻段上，則該技術應能提高6 dB SNR。但是，如果噪聲-能量分布在目標40 MHz頻段內更為突出，則可能無法實現6 dB的SNR改進目標。

比較這些拓撲時要考慮的另一個重要因素是頻率規劃。如果使用單音系統，并且輸入頻率高于單個ADC采樣速率的四分之一（在本例中為20 MHz），則二次、三次、第四次、第五次和第六次諧波落在目標2 MHz頻段之外。因此，數字噪聲濾波器可以減少或完全消除它們。此外，上面討論的圖像雜散也落在感興趣的波段之外，因此被濾波。在多音系統中，一些分量也會落在目標頻帶之外，從而降低了系統的總諧波失真。

總之，平均提供了一種實現6 dB噪聲改善的更簡單方法，但時間交錯提供了幾個值得在開發系統架構時考慮的優點。

多通道模數轉換器系統的用途

多通道ADC在提高數據采集系統性能方面發揮了重要作用。尋求更高分辨率的超聲系統總和多達128個ADC通道，以獲得更好的特征。數字示波器制造商已經開發出交錯ADC計時的方法，以滿足其高采樣速率要求。4,5其他接收機系統已經能夠使用頻分多址（FDMA），使用多個ADC通道對其頻段進行分段，從而降低了每個ADC的輸入帶寬要求，并進一步增加了動態范圍。隨著ADC越來越多地采用多通道集成電路四通道和八通道封裝以節省功耗和空間，正在開發多通道系統架構，使用它們來提供以前無法獲得的功能或性能。

是呢環保局：郭婷