隨著高速模數轉換器 (ADC) 采樣率的提高，ADC 輸出數據中的代碼錯誤(也稱為閃碼)問題也隨之增加。代碼錯誤定義為 ADC 輸出代碼中的錯誤超過定義的閾值。閾值通常定義為誤差超過 ADC 噪聲預期幅度的電平，以便在存在噪聲的情況下可以輕松識別誤差。

解釋誤差閾值定義的另一種方法是，誤差幅度的發生概率超過給定 ADC 假設的高斯分布噪聲的幅度的預期概率。圖 1顯示了在 ADC 的輸出樣本中發現的示例代碼錯誤。與理想的正弦波擬合相比，錯誤樣本清晰可見，并且遠遠超過圖中其他樣本的噪聲。

圖 1：帶有代碼錯誤的 ADC 輸出示例。

ADC 的代碼錯誤率 (CER)，有時也稱為字錯誤率 (WER) 或亞穩態錯誤率，定義為每個樣本的平均錯誤數，通過計算連續錯誤之間的平均樣本數來測量。它通常被定義為一個數量級，例如 10 –12個錯誤/樣本。因此，錯誤之間的平均時間取決于轉換器的采樣率。只有當 ADC 以測量 CER 的采樣率運行時，測量的 CER 才是準確的。一般來說，降低采樣率可以將 CER 提高幾個數量級。

讓我們看看代碼錯誤來自哪里，看看為什么采樣率是一個主要因素。

是什么讓 ADC 閃閃發光? 多步 ADC 架構，例如流水線閃存 ADC 或逐次逼近寄存器 (SAR) ADC，將采樣電壓分階段轉換為數字位，每個連續階段都依賴于前一階段的結果。考慮一個基本的流水線閃存高速 ADC，如圖2 所示。這個簡化的 ADC 顯示了兩個轉換階段，其中每個連續的階段產生一個數字代碼，可以更精細地估計輸入信號。

所示 ADC 的操作如下：

第一級對輸入電壓進行采樣，并使用第一級 ADC 將模擬輸入信號粗略轉換為數字代碼。此階段的閃存 ADC 通過使用高速比較器將采樣電壓與由 ADC 的主參考電壓 (V REF ) 生成的靜態參考電壓進行比較來工作。閃光比較器的輸出是代表輸入電壓的溫度計編碼數字樣本。

然后將轉換后的溫度計代碼直接發送到第一級 DAC。該 DAC 輸出模擬電壓，對應于粗略轉換的樣本。

從原始輸入電壓中減去第一級 DAC 的輸出，得到量化誤差電壓或殘余電壓 (V RES )。然后將殘留物放大并重新采樣(流水線)用于第二階段。

第二級 ADC 量化 V RES以獲得對原始模擬輸入電壓的更準確(更高分辨率)的估計。

圖 2：流水線閃存 ADC 架構框圖示例。

V RES創建過程引入了一個高速決策循環。在一個采樣時鐘周期內，采樣電壓必須由第一級 ADC 轉換為數字代碼。數字代碼必須從第一級 DAC 輸出，從原始輸入電壓中減去并由第二級重新采樣。高速決策環路會引入代碼錯誤，因為閃存 ADC 中的比較器有一個穩定時間，該時間是采樣電壓和VREF之差的函數。

更簡單地說，當輸入電壓(V CAP1)接近比較器的參考電壓(例如 7 * V REF /8)時，比較器需要更長的時間來穩定。理論上，如果 V CAP1無限接近比較器的參考電壓，則比較器將永遠不會穩定，因為它將工作在其線性區域。

噪聲會阻止這種情況實際發生，但如果比較器確實需要很長時間才能穩定，那么第一級 DAC 可能會使用不正確的數字代碼來輸出量化的模擬電壓。結果是 V RES與第一級 ADC 的實際數字輸出代碼不匹配。然后，第二級 ADC 轉換錯誤的 V RES，從而導致代碼錯誤。

什么影響 CER?

您現在應該有足夠的詳細信息，以便能夠就影響 CER 的因素得出一些結論。CER 顯然取決于采樣率。更快的采樣率減少了決策循環必須做出決策的時間。更短的決策時間導致比較器未及時穩定的概率呈指數增長。1另請注意，比較器的速度直接影響 CER，這是構建 ADC 的工藝技術的一個強大功能。第三個因素是 ADC 的架構。

具有高速決策循環的多步架構容易受到較差 CER 的影響。有一些技術可用于降低這些架構的 CER，例如使用更快的處理技術、實施時間交錯或采用異步時鐘。2, 3另一方面，不使用高速決策回路的架構，例如折疊插值架構，可以使用多個比較器重新鎖存級而不影響任何后續級，從而大大降低亞穩態的概率。4

因此，與類似的流水線閃存或 SAR ADC 架構相比，單步架構本質上具有更好的 CER。具有決策回路的多步架構不能在沒有相應速度降低的情況下使用比較器重新鎖定。

代碼錯誤影響的示例

讓我們看一個代碼錯誤如何影響示波器測量的示例。假設 RS-485 發射器間歇性地輸出毛刺，工程團隊正試圖在示波器上測量該毛刺以找出根本原因。假設毛刺很小，每隔幾天發生一次，并且示波器使用簡單的電壓閾值檢測。還假設示波器以 10 GSPS 的速率進行采樣，并且代碼錯誤率為 10 –12個錯誤/樣本。您是否更有可能從發射器中發現故障或從 ADC 中發現代碼錯誤?讓我們來了解一下!

誤差之間的平均時間(以秒為單位)是 T e，您可以根據公式 1 從 CER 和 ADC 采樣率 (f S ) 計算得出：

以上面的 RS-485 毛刺示例為例，示波器的平均誤差間隔時間計算為 100 秒。如果每隔幾天就會出現 RS-485 毛刺，那么將很難從被測設備中捕獲所需的毛刺，因為示波器將持續觸發代碼錯誤。

那么什么 CER 是可以接受的呢?表 1顯示了各種錯誤率和采樣率的平均錯誤間隔時間。在 10 GSPS 時，需要遠低于 10 –15 的代碼錯誤率才能捕獲每隔幾天發生的故障。使用折疊插值 ADC 構建的示波器(例如ADC12DJ5200RF)很有可能捕捉到毛刺，而不會因為其 10 –18的低 CER 而導致間歇性代碼錯誤導致誤觸發。

表 1：T e與 CER 和采樣率的關系。

代碼錯誤對高速 ADC 應用有不同程度的影響。示波器和基于脈沖的飛行時間 (ToF) 系統(例如 LiDAR 或激光距離測量)在使用簡單閾值檢測時可能對代碼錯誤更敏感，而通信或雷達系統可能不太敏感。

例如，通信系統經常使用前向糾錯 (FEC)，它可以克服 ADC 樣本數據中單個代碼錯誤的影響。雷達使用基于匹配濾波器(相關)的檢測算法，該算法使用長波形來提高檢測精度，從而從本質上減輕單個代碼錯誤的影響。

頻域中 的代碼錯誤 代碼錯誤的頻譜，如離散傅里葉變換 (DFT) 的輸出所示，是在所有頻率區間均值相等的升高的本底噪聲。下面的計算從輸出 X k的歸一化 DFT 的定義開始，到出現代碼錯誤時的輸出頻譜 Y k。這

Y k中的項是在時域信號中表示為脈沖的單個碼錯誤的頻率貢獻。真實 DFT 的本底噪聲功率提高了

它與誤碼幅度的平方 α 2成正比，與 DFT 的平方長度 N 2成反比。因此，使用較長信號長度或分析窗口的系統將受到代碼錯誤的影響較小。

圖3說明了由圖1中的碼錯誤引起的升高的本底噪聲，其幅度為758碼。在將結果歸一化為 14 位轉換器的滿量程功率后，對于長度為 65,536 的實際 DFT 計算得出的每個 bin 的噪聲功率為 –110.98 dBFS/bin，

該結果與圖 3中被代碼錯誤破壞的測量的本底噪聲相匹配。

圖 3：有和沒有代碼錯誤的頻域。

結論代碼錯誤在 高速 ADC的時域輸出中表現為不需要的脈沖。在頻域中，使用 DFT 進行測量，代碼錯誤會導致本底噪聲升高。雖然某些應用程序可以忍受這些代碼錯誤，但其他應用程序(例如示波器或基于脈沖的 ToF)需要低錯誤率才能成功。

代碼錯誤是多步 ADC 架構中比較器亞穩態的結果，需要在前一階段快速做出高速決策，以便下一階段使用結果。采樣率、比較器速度和 ADC 架構會影響 ADC 設計的 CER。

不需要高速決策環路的 ADC 架構(例如折疊插值架構)本身就具有更好的 CER，因為它們能夠重新鎖定比較器輸出，從而在沒有相應速度降低的情況下降低亞穩態概率。

ADC12DJ5200RF是一款超高速 ADC，提供業內最低的可用 CER，使工程師能夠為測試和測量應用實現高測量信心。

審核編輯：湯梓紅