本文根據一個實用的電路設計闡述了如何設置高速ADC MAX1196的共模輸入范圍。

輸入共模電壓范圍（Vcm）對于包含了基帶采樣和高速ADC的通信接收機設計非常重要，尤其是采用直流耦合輸入、單電源供電的低壓電路。對于單電源供電電路，饋送到放大器和ADC的輸入信號應該偏置在Vcm范圍以內的直流電平，能夠消除放大器和ADC設計的一大屏障，因為不必在0V保持低失真和高線性度。

直接下變頻結構的無線通信接收機通常采用差分、直流耦合方式與ADC連接。這種電路包含一個零中頻（ZIF）結構，具有一個RF正交解調器和雙通道基帶ADC。ZIF電路省去了多級IF下變頻器和SAW濾波器，因而受到了普遍歡迎。

ZIF結構采用直流耦合方式主要基于以下原因：它們接收的同相（I）和正交（Q）基帶數據的帶寬擴展到了直流附近;另外，這種架構消除了RF下變頻器與高速ADC之間的大電容，同時也消除了耦合電容放電引起的上電延遲。

從下列內容可明顯看出Vcm對于ADC的重要性：

電源電壓（VDD）變化時， RF正交解調器提供給ADC的信號具有很寬的共模電壓范圍。

超出ADC Vcm范圍的輸入共模電壓會產生諧波失真，從而降低動態范圍。適當的Vcm直流偏置有助于優化放大器和ADC的線性指標、減小失真、降低誤碼率（BER）。

圖1所示電路中，U1簡化了射頻前端、放大器和ADC之間的直流耦合以及差分模擬接口。電路中使用了一片雙路、8位、40Msps ADC （U1）和兩片單電源供電的寬帶、四運放（U2-U3），為RF正交調制器（差分、直流耦合信號源）與高速ADC之間的模擬接口提供寬范圍的輸入共模電壓。ADC具有足夠高的信號與噪聲+失真比（SINAD）和無雜散動態范圍（SFDR），用于3.84MHz寬帶QPSK通信鏈路的檢波。須合理選擇U2和U3，以滿足SFDR和輸入共模范圍的要求。單電源3V供電時，U1的功耗是90mW。

圖1. 高速ADC （U1）利用其COM輸出精確設置共模電壓。

U1的直流共模輸出（COM，引腳1）、REFIN （引腳46）和REFOUT （引腳45）簡化了Vcm的轉換。COM提供VDD/2直流輸出，無論VDD怎樣變化，都能夠滿足U1輸入共模范圍的要求。REFIN和REFOUT通過分壓電阻R23-R24設置ADC的滿量程范圍，優化輸入放大器的SFDR和ADC動態范圍。

U2和U3配置成直流耦合、差分輸入/輸出，具有14dB增益，給ADC提供1VP-P的滿量程輸入（FS）。為保證接收機的動態范圍要求，U2/U3放大器的SFDR需要比ADC的48.7dB SINAD提高10dB。U1的滿量程電壓由R23和R24設置：

FS = R24 / （R23 + R24） x REFOUT （其中， = 2.048V）

COM電壓（U1的引腳1）等于VDD/2，或1.5V （VDD = 3V）。這個電壓也等于U1的共模輸入范圍Vcm。當VDD隨溫度和電源電壓變化時，COM電壓和Vcm彼此保持一致。COM引腳可以供出5mA電流，可以根據需要設置系統其它電路的直流電平。當ADC關斷時，內部COM緩沖器也關斷，所以用它設置電平比連續工作的電阻分壓器更省電。

圖1電路的典型應用是WCDMA接收機，每路ADC輸入是3.84Mcps碼率的一半。當U1以四倍的碼片速率進行過采樣時（Fclk = 15.36MHz），可以提供兩個好處：首先，過采樣簡化了抗混疊濾波器的設計，鏡頻達到13.44MHz和17.28MHz （FI = Fs ± Fa），超出兩倍頻程;其次，過采樣可以獲得6dB的處理增益：SNR=10log （Fs/2BW）。

UI的數字輸出由OVDD = +1.8V決定，有助于降低功耗。+1.8V總線減小了數字信號擺幅，因而降低了功耗：P = CV2F （8位總線的每一條），UI的數字輸出是復用的，允許一組8位總線連接兩路8位ADC。復用總線可以減少引腳數，節省電路板面積，降低數字ASIC的成本，并提高系統的可靠性。

可以選擇其它芯片：MAX1185雙路、10位ADC，與MAX1196引腳兼容，均采用帶裸焊盤的7mm x 7mm、48引腳TQFP封裝。MAX1192是超低功耗、更小封裝的雙路、8位ADC，功耗為25mW/3V，采用5mm x 5mm、28引腳薄型QFN封裝。

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